Резервированная вычислительная система

СОЮЗ СОВЕ ГСКИХ СОЦИАЛИСТИЧЕСКИ РЕСПУБЛИК 9) 5) Е К АВТОРСКОМ ИДЕТЕЛ ЬСТВУ(56) Авторское свидетеМ 1371302; кл. 6 06 Р1987. ственный комплекс кого научно-произ-.ния "Электронмаш"Л;Я, Кравцов, Г.З. и Ю.И, Осипов. ьство СССР 1/18, Н 05 К 10/00,ьство ССС 1/20, Н 05 10/00 ННАЯ ВЫЧИСЛ ОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССРГОСПАТЕНТ СССР) ИСАНИЕ ИЗ Авторское свидете(54) РЕЗЕРВИРОВАТЕЛЬНАЯ СИСТЕМА Изобретение относится к вычислительной технике и может быть использовано для построения высоконадежных электронных вычислительных машин, комплексов и систем управления объектами или технологическими процессами,Целью изобретения является повышение надежности вычислительной системы за счет увеличения гибкости резервирования узлов и повышения достоверности при приеме, обработке и передаче информации.На фиг,1 представлена структурная схема предлагаемой системы; на фиг.2 - функциональная схема блока контроля; на фиг.3 - функциональная схема коммутатора; на фиг,4 - функциональная схема блока управления резервированием; на фиг,5 - функциональная схема узла управления реконфигурацией; на фиг.6 - функциональная схема узла прерывания,Резервированная вычислительная система содержит блок 12 управления резерви 1798946 АК 10/00, 6 06 Е 11/20 2(57) Изобретение относится к вычислительной технике и может быть использовано для построения высоконадежных ЭВМ, комплексов и систем управления объектами и технологическими процессами. С целью повышения надежности системы и повышения достоверности при приеме, обработке и передаче информации, в состав резервиро-ванной системы, содержащей блок управления резервированием, модуль памяти и группу резервируемых каналов, каждый из которых содержит процессор, модуль локальной памяти, блок контроля, коммутатор обмена и блок ввода-вывода,введены в каждый резервируемый каналгруппы коммутаторов с соответствующими . связями, 1 з.п,ф, 6 ил, 2 табл. рованием, модуль 5 памяти и группу резервируемых каналов, каждый из которых содержит процессор 1, модуль 6 локальной памяти, блок 2 контроля, коммутатор 3 обмена, группу 3 - 1; 3 - 2 коммутаторов, блок 4 ввода-вывода, причем К процессорных.1 блоковсвоими внутренними шинами соединены с соответствующими шинами блока 12 управления резервированием, Через блоки 2 контроля внутренние шины 7 процессорных 1 блоков соединены с магистралями 8 соответствующих М каналов. Коммутаторы 3 обмена и группа 3 - 1, 3 - 2 коммутаторов с одной стороны соединены с магистралями 8 всех й каналов, а с другой стороны - с соответствующими шинами 11 М-входового модуля 5 памяти, с шинами 11 - 1 соответствующих модулей 6 локальной памяти и с шинами 11-2 блоков ввода-вывода. Управляющие выходы 9, 10 готовности коммутаторов 3, 3 - 1, 3 - 2 каждого канала соединены с соответствующими управляющими1798946 В случае исправной. работы процессорного 1 блока его доступ к ресурсам канала осуществляется через блок 2 контроля и В исходном состоянии на управляющих 30-32 выходах блока 12 управления резервированием устанавливаются сигналы, от 40 крывающие магистральные 15 коммутаторы.З, 3 - 1, 3-2 Прохождение информации в блоке 2контроля и в коммутаторах 3, 3 - .1, 3 - 2 осуприемопередатчики всех блоков 2 контроля; Кроме того. в коммутаторах 3, 3-1, 3 - 2 отществляется через магистральные 15, 19, 20 крываются магистральные 19 приемопередатчики, подключающие выходные 11 шины приемопередатчики, которые осуществляют 45 контроль информации по биту четкости, В случае нарушения информации при прохожбоков 3, 3-1, 3-2 к магистрали 8 собственного канала. Магистральные 20 приемопедении через магистральные 15, 29, 20 приемопеоедатчики - они формируют сигналы редатчики, подключающие выходные 11 шины коммутаторов 3. 3 - 1, 3 - 2 к магистра"ошибка", которые поступают в блок 2 конлям резервных каналов, блокируются, При работе системы в нормальном режиме каж троля от коммутаторов по цепям 9, 10 готовдый процессорный 1 блок через определен- ности. В блоке 2 контроля сигналы"ошибка" от магистральных 15, 19. 20 приные, заданные интервалы времени емопередатчиков поступают на информационные входы регистра 14 состояния и на осуществляет тестовый самоконтроль, результаты которого записываются в узел 24 55 входы элемента ИЛИ 17. С выхода элемента ИЛИ 17 сигнал ошибки запускает одновибратор 18, импульс которого вп очает блок 16 прерывания, Процессорный 1 блок переходит на подпрограмму обрлб .тки прерывания, в которой, читая содер: и о 1 реги:трэ сравнения каждого канала блока 12 управления резервированием. Интервал времени самотестирования в каждом канале определяется таймером 25. В момент записи результатов самотестирования в узел 24 сравнения таймер 25 устанавливается в исвходами блоков 2 контроля всех каналов, ходное состояние, В случае записи непра-, Управляющие выходы 30-32 блока 12 управ- вильного кода самотестирования на выходе ления резервированием соединены с соот- узла 24 сравнения появляется сигнал, постуветствующими входами коммутаторов 3, пающий на один из входов элемента ИЛИ 3-4, 3 - 2 и блоков 2 контроля всех каналов, 5 26, На второй вход этого элемента ИЛИ 26Блок 2 контроля (фиг,2) содержит: се- поступает сигнал с выхода таймера 25, что лектор 13 адреса, регистр 14 состояния, ма- свидетельствует о полном выходе из строя гистральные,15 приемопередатчики, блок процессорного 1 блока, Сигнал с выхода 16 прерывания, элемент ИЛИ 17, одновиб- элемента ИЛИ 26 поступает на соответствуратор 18, "О ющий вход узла 27 управления реконфигуКоммутаторы 3, 3 - 1, 3 - 2 (фигЗ) содер- рацией. и через элемент ИЛИ 28 на жат магистральные 19, 20 приемопередат- запускающий вход узла 29 прерывания. На чики, . управляющих 30 - 32 выходах узла 27 управБлак 12 управления резервированием пения реконфигурацией формируются сиг(фиг,4) содержит селектор 21 адреса, ре налы, блокирующие магистральные гистр 22 управления, регистр 23 реконфигу- приемопередатчики блока 2 контроля и комрации, узел 24 сравнения, таймер 25,:мутаторов 3, 3 - 1, 3 - 2 в канале отказавшего элементы ИЛИ 26, 28, узел 27 управления, процессорного 1 блока, Узел 29 прерывания узел 29 прерывания организует режим прерывания программыУзел 27 управления реконфигурацией 20 во всех резервируемьгх каналах,.В режиме (фиг,5), входящий в блок 12 управления ре- прерывания программы.все исправные прозервированием, содержит входные 39, 40 цессорные блоки. читают содержимое реги-. регистры., постоянные 41. 44 запоминаю- стра 22 управления каждого канала, щие устройства, выходные 45, 46 регистры, Информация в регистр 22 управления всех генератор 42, элемент 43 задержки, шифра. каналов поступает из.узла 27 управления тор 47.реконфигурацией.и. определяет номер проУзел 29 прерывания(фиг.б), входящий в цессорного 1 блока, который берет на себя блок 12 управления резервированием,со- функции вышедшего из строя, В канале не- держит: элемент И 48, элементы НЕ 49; 49- . исправного процессорного 1 блока магистр, триггеры 50, 50 - М формирователи 30 ральные 20 приемопередатчики сигналов ОТВ(СИП);триггеры 51;.51 - И-фор- коммутаторов 3, 3 - 1, 3 - 2, соединенные с мирователи сигналов ТПР, регистр 52 адре- каналом процессорного 1 блока, взявшего са вектора прерывания, магистральные 53, на.себя функции вышедшего из строя, раз - М приемопередатчики, элементы 59, 59 - блокируются. Таким образомосуществляет.- М развязки 35 ся доступ к ресурсам канала вышедшего изСистема работает следующим образом, . строя процессорного 1 блока.отдельных узлов системы. Информация, оп 53;. 53 - И приемопередатчиков: Сигналы ределяющая исправность процессорных 1 ППР всехканалов поступают в узел 29 преблоков, входящих в систему, поступает" на рыванияпо цепям 55; 55 - И на входы уставходы узла 27 управления реконфигурацией по шинам 35-1; 35 - М. Информация, опреденовки триггеров 50; 50-М-формирователей сигналов ОТВ(СИП) всех каналов; на разреляющая конфигурацию системы, поступает шающие входы магистральных 53; 53 - М на.входы узла 27 управления реконфигура- приемопередатчиков и на входы установкицйей по шинам 36 - 1; 36 - И. Входная инфор-: триггеров 51; 51 - й. мация записывается во входные 39.; 40 регистры узла 27 управления реконфигураТаким образом, по сигналам ППР адресвектора прерывания через магистральные цией и далее поступает на адресные входы 40 53; 53 - И приемопередатчики поступает на постоянных 41, 44 запоминающих устройств, Запись информации во входные 39, 40 регистры осуществляется по стробу с вы. хода генератора 42. С выхода постоянных шины данных каналов 1 процессорных 1 блоков, Триггеры 51; 51 - К.устанавливаются в.исходное состояние, снимая сигналы ТПР, На входах триггеров 50; 50 - й формируются 41, 44 запоминающих устройств управляюсигналы ОТВ(СИП), которые через развязывэющие 59; 59 - М элементы поступают по цепям 54; 54 - й в каналы 7 процессорных 1 щая информация записывается в выходные 45, 46 регистры и далее поступает в систему на управляющие входы магистральных 15, 19, 20 приемопередатчиков коммутаторов 3 блоков. Процессорныеблоки принимают адрес вектора и снимают сигналы "Ввод" и и блоков 2 контроля, Элемент 43 задержки предназначен для задержки импульса, стробирующего запись управляющей информации в выходные 45, 46 регистры. Задержка определяется временем ППР, Узел 29 прерывания запрещает пере 50 дачу адреса вектора прерывания и снимает сигналы ОТВ(СИП). Процессорные 1 блокипереходят на подпрограмму обслуживанияпрерывания. переходного процесса ПЗУ, В постоянных41, 44 запоминающих устройствах прошитыкоды управляющей информации,55 Формула изобретения 1. Резервированная вычислительная система, содержащая блок управления резервированием, модуль памяти и группу резервируемых каналов, каждый из которых содержит процессор, модуль локальной паЗависимость выходных кодов от входных для постоянного 41 запоминающего ус 14 состояния, определяет участок, на кото. тройства дублирогтанной сисгг;.н.ю показана ром произошло нарушение в процессе при- в табл.1.емопередачи информации. Процессорный 1 В табл.2 показана аналогичная зависиблок осуществляет повторную приемопере- масть для прстоянного 44.запоминающего дачу информации. Если при трех попытках 5 устройства,приемопередачи ошибка повторяется, то Наличие низкого уровня ("О") на вход- участок считается вышедшим из строя. В ных шинах определяет отказавший блок, этом случае процессорный блок по шине 7 В.таблице 2 "Х" - безразличное состояэаписывает в регистр 23 реконфигурации ние,блока 12 управления резервирования код 10 Узел 29 прерывания (фиг.б) преднээнареконфигурации. В соответствии с этим ко- чен для организации режима прерывания дом узел 27 управления реконфигурацией программы одновременно во всех каналах формирует на своих управляющих выходах резервированной вычислительной системы. сигналы, в соответствии с которыми неисп- Работа блока полностью соответствует равный участок приемопередачи информа стандартному алгоритму организации реции. исклю".ается путем блокировки жима прерывания программ,магистральных приемопередатчиков, ком- Сигнал с выхода элемента ИЛИ 28 по- мутаторов, а доступ к общему ресурсу осу- ступает по цепи 38 на тактовые входы тригществляетсячерез блоки коммутации . геров 51: 51 - М - формирователей сигналов резервных каналов, . 20ТПР, С выходов триггеров 51; 51 - К сигналыРежим нарушения прохождения инфор. - ТПР поступают в каналы 7 процессорных 1 мацки через магистральные 5 приемопере-. блоков. Процессорные 1 блоки. удовлетворядэтчики блока 2 контроля соответствует ютТПР, вырабатывая сигналы "Ввод" и ППР. режиму выхода из строя процессорного 1В узле 29.прерывания сигналы "Ввод" блока. 25 всех каналов ( активный уровень "0") постуУзел 21 управления реконфигурацией: пэют на элемент И.48, Сигналом с выхода (фиг.5) предназначен для формирования уп- : элемента И.48 открывается регистр 52 адреравляющих сигналов в соответствиис ин-са.вектора прерывания и информация с его формацией, характеризующей исправность выходов поступает на входы магистральных.1798946 25 30 35 40 Таблица 1 мяти, блок контроля, коммутатор обмена и блок ввода-вывода. причем групповой выход управления коммутацией блока управления резервированием подключен к управляющим входам коммутатора обмена всех резервируемых каналов группы, информационные входы-выходы которых подключены к групповому входу-выходу модуля памяти, о т л и ч. а ю щ а я с я тем, что, с целью повышения надежности вычислительной системы, в каждый. резервируемый канал группы. введены группа коммутаторов, управляющие входы которых подключены к групповому выходу управления коммутацией блока управления резервированием, к шинам данных каждого резервируемого канала подключены вход-выход данных блока контроля своего резервируемого канала, а шины данных всех резервируемых каналов группы подключены к групповым информационным входам-выходам коммутаторов обмена икоммутаторов группы всех резервируемых каналов, причем в каждом резервируемом канале выходы готовности коммутаторов группы и коммутаторов обмена. подключены к.соответствующим входам группового входа готовности блока контроля своего резервируемого канала, а каждый М-выход группы выходов готовности коммутаторов обмена и коммутаторов группы каждого резервируемого канала подключен к М-входам групповых входов готовности блоков контроля остальных резервируемых каналов, а группа выходов управления контролем блока управления резервированием подключена к входам управления контролем блоков контроля соответствующих резервируемых каналов, в .которых информационные входы-выходы блоков контроля и модулей локальной памяти соединены с выходами-входами соответствующих коммутаторов группы, а.информационные входы-выходы процессоров всех резервируемых каналов подключены к информационным выходам-входам блоков контроля своего резервируемого канала и соответст 5 10 15 20 вующим информационным выходам-входамблока управления резервированием,2, Система по п 1, отл и ч а ю ща я с ятем, что блок управления резервированием содержит группу магистральных приемопередатчиков, узел прерывания, элемент ИЛИ и узел управления реконфигурацией, группа выходов управления контролем и групповой выход управления коммутацией которого являются одноименными выходами блока управления резервированием, информационные входы-выходы магистральных приемопередатчиков группы подключены к соответствующему информационному. входу-выходу блока управления резервированием и узла прерывания, управляющий вход которого подключен к выходу элемента ИЛИ, причем каждый магистральный приемопередатчик группы содержит регистр реконфигурации, сепектор адресаи узел сравнения, информационные входы которых подключены к входу информационного входа-выхода магистрал ьного и риемопередатчика,регистр управления, выход которого соединен с выходом информационного входа-выхода магистрального приемопередатчика, а также таймер и магистральный. элемент ИЛИ, выход которого подключен к соответствующему управляющему входу узла управления реконфигурацией и соответствующему входу элемента ИЛИ блока управления Резервированием, в каждом ма-. гистральном приемопередатчике группы . первый выход селектора адреса подключен к управляющему входу таймера и блока сравнения, выходы которых подключены к входам магистрального элемента ИЛИ, второй выход селектора адреса подключен к входу синхронизации регистра управления, информационный вход которого соединен с информационным выходом узла управления реконфигурацией, а третий выход селектора адреса подключен к входу синхронизации регистра реконфигурации, выход которого. соединен с соответствующим входом группы информационных входов узла управления реконфигурацией,1790946 Составитель В. БеззубовРедактор Т, Орлова Техред М,Моргентал . Корректор П. Гереш оизводст Заказ 781ВНИИП Тираж Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва,Ж, Раушская наб 4/5 издательский комбинат "Патент", г, Ужгород, ул,Гагарин