Устройство для передачи информации

(54) УСТРОИ ФОРМАЦИИ (57) Изобрет ной технике в частности сопряжение передающей ной вычисли ния - по тносится к выч ;твам передач ствам, обеспеч лительных ус й, например, й сети. Цель ие быстро ислительи данных, лвающим тройств с в локаль- изобрете- действия ие ед к сред вычи сред тельн выше а фиг,1тройсаллелфиг.3а фиговани прив ва; н хема ус ель пар ный. на анала; н ционир бл 4 - ф я устоГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Харьковское научно-гроизвообьединение по системам автованного управления(56) Авторское свидетельство ССМ 1043715, кл, 8 08 С 19/28, 198 ТВО ДЛЯ ПЕРЕДАЧИ ИНИзобретение относится к устройствам, применяемым в вычислительной технике, и средствам передачи данных, в частности к устройствам, обеспечивающим сопряжение связных вычислительных устройств, кодексов, средств автоматизированного проектирования с передающей средой (каналом, системой каналов), например в локальной вычислительной сети (ЛВС).Целью изобретения является повышение быстродействия устройства,дена функциональнаяа фиг,2 - преобразовакода в последовательОк контроля занятости агмент алгоритма фунойства. устройс-,за. Устройство содержит приемник, перекгючатель каналов, передатчик, источник информации, преобразова 1 ель параллельного кода в последовательный, блок контроля занятости канала, счетчики, триггеры, мультиплексор, коммутатор, сумматор по модулю два, элементы И, элементы ИЛИ, генератор тактовых импульсов, формирователь адреса, одновибратор, элементы задержки, Изобретение обеспечивает бесконфликтную передачу пакетов и организацию общей очереди пакетов в сети за счет предоставления права на занятие моноканала устройству, имеющему пакет для передачи е наивысшим приоритетом, причем в качестве приоритета пакета используется значение логического таймера, Таким образов, устройство обеспечивает предельное время ожидания и исключает возможность блокировки, а также создает и поддерживает распределенную очерсдь пакетов, 4 ил,Устроиство для передачи информации содержит приемник 1, переключатель 2 каналов, передатчик 3, источник 4 информации, преобразователь 5 параллельного кода в последовательный, блок 6 контроля занятости канала, первый 7 - шестой 12 счетчики, первый 13 - четвертый 16 триггеры, мультиплексор 17, коммутатор 18, сумматор 19 по модулю два, первый 20 - девятый 28 элементы И, первый 29 - третий 31 элементы ИЛИ,;енератор 32 тактовых импульсов, формирователь 33 адоеса, одновибратор 34, первый 35,. и второй 35.2 элементы задержки, вход 36 приемника и выход 37 передатчика, первый 38 - третий 40 выходы и пеовый 41 и второй 42 входы источника информацих. первый 43 - пять й 47 входы и выход 48 преобразователя параллельного20 30 40 45 кода в последовательный, вход 49 и выход 50 блока 6 контроля занятости моноканала.Преобразователь 5 параллельного кода в последовательный (фиг.2) содержит блок 51 памяти, регистр 52 сдвига, счетчик 53, элемент И 54, первый 55 и второй 56 элементы ИЛИ, одновибратор 57,1 и 57.2 и элемент 58 задержки,Преобразователь 5 работает следующим образом. При появлении первого байта на входе 43 и сопровождающего его синхроимпульса на входе 44 байт записывается по нулевому адресу в блок 51, По заднему фронту синхроимпульса, поступившего на ,вход 44 преобразователя 5, счетчик 53 увеличит свое состояние на единицу, и следующий байт с входа 43 запишется в блок 51, в ячейку с первым адресом по синхроимпупьсу, поступившему на вход 44, а счетчик 53 увеличит свое состояние на единицу (сформирует очередной адрес) и т,д, Таким образом, осуществляется запись пакета в параллельном коде,При поступлении единичного сигнала на вход 45 одновибратор 57,1 по его переднему фронту сформирует единичный импульс, по которому счетчик 53 обнулится и с выхода блока 51 на информационный вход регистра 52 поступает первый байт пакета, хранящийся в блоке 51 по нулевому адресу, Через время задержки, опоеделяемое временем срабатывания описанной цепочки элементов, импульс, сформированный одновибратором 57.1, пройдет через элемент 58 задержки и элемент ИЛИ 56 на вход синхронизации записи реглстра 52 и по его заднему фронту в регистр 52 запишется первый байт, Так осуществляется установка преобразователя 5 в исходное состояние.Для выдачи пакета в последовательном коде на вход 47 преобразователя подаются тактовые импульсы, Эти импульсь проходят через открытый элемент И 54 на вход синхронизации сдвига регистра 52, В результате, по заднему фронту каждого такого импульса на выходе 48 преобразователя 5 появляется очередной бит, По заднему фронту седьмого импульса, поступившего на вход 47 преобразователя 5, на входе 46 появляется единичный сигнал, который поступает на вход одновибратора 57.2 через элемент ИЛИ 56 на вход синхронизации записи оегистра 52 и закрывает элемент И 54.Одновибратор 57.2 по переднему фронту, поступившего на его вход лмпульса формирует единичный импульс, который через элемент ИЛИ 55 поступает на счетный вход счетчика 53, По заднему франту этого импульса счетчик 53 увеличивает свое состояние на единицу, формируя тем самым адрес ячейки блока 51, в котором хранится очередной байт пакета. В соответствии сэтим адресом на информационный вход регистра 52 с выхода блока 51 считываетсяочередной байт пакета. Следующий (восьмой) лмпульс, поступивший на вход 47 преобразователя 5, не пройдет через элемент И 54 на вход синхронизацли сдвига регистра 52, но по его заднему фронту формируется задний фронт единичного сигнала на входе 47, по которому в регистр 52 запишется очередной байт пакета и его первый бит поступит на выход 48 преобразователя 5, Далее работа преобразователя 5 при выдаче пакета повторяется.Блок 6 занятости канала (фиг.3) содержит регистр 59 сдвига, первый 60 и второй 61 триггеры, дешифратор 62, первый 63 ивторой 64 элементы И, элемент ИЛИ 65.генератор 66 тактовых импульсов, одновибратор 67 и элемент 68 задержки,Блок 6 работает следующим образом.Первый единичный символ, поступивший с выхода приемника 1 на вход 49 блока 6, поступит на информационный вход регистра 59 сдвига и на Я-вход триггера 60. По его переднему фронту триггер 60 перейдет в единичное состояние, единичный сигнал с его выхода поступит на вход генератора 66 импульсов, на вход элемента 68 задержки и на выход 50 блока 6, сигнализируя о занятии среды передачи. Генератор 66 формирует на своем выходе тактовые лмпульсы, которые поступают на вход синхронизации регистра 59 сдвига, и последний записывает в последовательном коде информацию, поступающую на вход 49 блока 6 с выхода приемника 1,Передача каждого пакета начинается с кода приоритета, а зате г пеоедается комбинация открывающего флага и т,д, Заканчивается пакет закрыва ощим флагом,После поступления на вход 49 блока 6 откоывающего флага, т,е, в регистре 59 сдвига хранится кодовая комбинация флага(разрядность регистра 59 определяется разрядностью флаговой комбинации), дешифратор 62 сформирует на своем выходе единичный сигнал. При поступлении на вход 49 блока 6 следующего символа на выходе дешифратора 62 сформируется задний фронт единичного сигнала, по которому триггер 61 перейдет вединичное состояние,Единичный сигнал с выхода триггера 61 откроет элемент И 63 и закроет элемент И 64,При поступлении на вход 49 блока 6 закрывающего флага, следующего в конце пакета, на выходе дешифратсра 62 сформлрован единичный импульс, который поступит на5 10 15 20 25 30 35 40 45 50 55 счетный вход триггера 61 и через элементы И 63 и ИЛИ 65 на Сй-входь триггера 60. По его заднему фронту триггеры 61 и 60 обнуляются, на выходе 50 блока 6 пропадает единичный сигнал занятия среды, а генератор 66 перестанет формировать на своем выходе тактовые импульсы,Если единичный симвсл, первым поступивший на вход 49 блока 6, не является символом передаваемого пакета, а является следствием помехи, то открывающий фла не поступит на вход 49, В результате через время задержки тз (з выбирается больше суммы длительчостей кода приоритета и флаговой комбинации) на выходе элемента 68 появится единичный сигнал, по переднему фронту которого одновибратор 67 сформирует единичный импульс, Этот импульс поступит через открытый элемент И 64 и через элемент ИЛИ 65 на СВ-входы триггера 60 и по его заднему фронту триггер 60 обнулится.Устройство работает следующим образом,В исходном. состоянии, при включениисети в счетчике 7 записан код, все разряды которого равны единице, а остальные элементы памяти устройства обнулены. Цепи начальной установки на фиг.1 не показаны.С нулевого выхода триггера 14 на вход 41 источника 4 информации поступает единичный сигнал, разрешающий передачу пакета в параллельном коде. На выходе элемента И 24 присутствует единичный сигнал, который через элемент ИЛИ 29 поступает на вход 45 установки в исходное состояние преобразователя 5, Элемент И 21 закрыт нулевым сигналом с единичного выхода триггера 15, а моноканал замкнут переключателем 2. На выходе мультиплексора 17 присутствует код, поступающий на его первый вход,Устройство постоянно прослушиваетмоноканал. При появлении передачи в моноканале на выходе блока 6 появляется единичный сигнал, по переднему фронту которого счетчик 7 увеличивает свое состояние на единицу (т.е, счетчик считает число переданных пакетов в моноканале по модулю 2", где и - разрядность счетчика). При переполнении счетчика 7 на его выходе переполнения формируется единичный импульс, по заднему фронту которого триггер 13 изменит свое состояние на противоположное. В качестве приоритета используется инверсный код состояния логического таймера (счетчика 7), а выходной сигнал триггера 13 используется. как старший разряд приоритета,При окончании передачи в моноканал на выходе блока б пропадает единичный сигнал,Прием пакета от источника информации. Если устройство готово принять пакет, триггер 14 находится в нулевом состоянии и с егс нулевого выхода на вход 41 источника 4 информации поступает разрешающий единичный сигнал, При наличии пакета для передачи у источника 4 информации последний выдает два синхроимпульса на выход 39, По заднему фронту первого синхроимпульса в преобразователь 5 запишется первый байт, сформированный на первом информационном входе мультиплексора 17, (метка - значение выходного сигнала триггера 13 - старший разряд первого байта, остальные разряды - код с вйхода счетчика 7) и счетчик 8 увеличит свое состояние на единицу, в результате на вход 43 преобразователя 5 мультиплексор 17 скоммутирует код номера устройства, формируемый блоком 33. По заднему фронту второго импульса второй байт - код номера устройства запишется в преобразователь 5, счетчик 8 увеличит свое состояние еще на единицу. Мультиплексор 17 в соответствии с кодом на своем управляющем входе скоммутирует на вход 43 преобразователя 5 выход 38 источника 4 информации, На выходе переполнения счетчика 8 появится единичный сигнал, который откроет элемент И 27 и закроет элемент И 23. Последующие синхроимпульсы с выхода 39 источника информации поступают через элемент И 23 на счетный вход счетчика 8 и в дальнейшем его состояние останется неизменным, то начнут поступать через элемент И 27 на суммирующий вход счетчика 9,Далее источник 4 информации начнет побайтно выдавать пакет с выхода 38 на вход преобразователя 5 (через мультиплексор 17), сопровождая каждый байт синхроимпульсом на выходе 39, При этом пакет записывается в преобразователь 5, Счетчик 9 по каждому синхроимпульсу на выходе 39 источника 4 информации увеличивает свое состояние на единицу (при поступлении первого импульса на суммирующий вход счетчика 9 на выходе элемента И 24 пропадает единичный сигнал).По окончании записи пакета в преобразователь 5 источник 4 информации ча своем выходе 40 формирует единичный импульс конца пакета, который устанавливает триггер 14 е единичное состояние и, пройдя через элемент ИЛИ 29 на вход 45 преобразователя, устанавливает его в исходное состояние. На входе 41 источника 4 информации пропадает единичный сигнал, 1700571а единичный сигнал с единичного выхода триггера 14 откроет элемент И 22. Код в счетчике 9 соответствует числу байтов в пакете,Если размерность пакета, выдаваемого источником 4 информации, превышает максимально допустимую, произойдет переполнение счетчика 9, и на его выходе переполнения появится единичный сигнал. Этот сигнал поступит на вход 42 источника 4 информации, указывая на превышение размерности пакета, и через элемент ИЛИ 29 на вход 45 преобразователя 5 и установит его в исходное состояние. Через время задержки, определяемое длительностью срабатывания описанных цепей, сигнал, сформированный на выходе переполнения счетчика 9, через элемент 35.2 задержки поступит на вход сброса счетчика 9 и обнулит его.Занятие моноканала и передача пакета, Если в устройстве есть готовый пакет для передачи (т,е, триггер 14 находится в единичном состоянии и элемент И 22 открыт), при освобождении моноканала (на выходе 50 блока 6 появится единица) на выходе элемента И 22 сформирован единичный сигнал, по перецнему фронту которого одно- вибратор 34 сформирует единичный импульс. Единичный импульс с выхода одновибратора 34 поступит на Я-входы триггеров 15 и 16 и они перейдут в единичноесостояние, Единичный сигнал с единичного выхода триггера 16 поступит на управляющий вход коммутатора 18 и он скоммутирует на свой выход сигнал с выхода сумматора 19 по модулю два, На входы сумматора 19 по модулю два поступает текущее значение выходного сигнала триггера 13 и первый бит заголовка пакета с выхода 48 преобразователя 5 (то же значение выходного сигнала триггера 13, но в момент записи пакета в преобразователь 5), Если значения сигналов, поступающих на входы сумматора 19 по модулю два, не равны, то на его выходе сформирован единичный сигнал, который использован в качестве первого разряда пакета. Это значит, что пакет записан в прошлом цикле счета счетчика 7 (логического таймера), а единичный первый разояд его приоритета дает ему преимущество над пакетами других абонентов сети, запись которых производилась в текущем цикле логического таймера, Таким образом, глобальное упорядочивание пакета в сети (общая очередь) не нарушено.Единичный сигнал с единичного выхода триггера 15 откроет элемент И 21, первый разряд приоритета пос 1 упит на передатчик 3 и буде передан в моноканал Одновре 5 10 15 20 25 30 35 40 45 50 55 менно единичный сигнал с единичного выхода триггера 15 поступит на вход генератора 32 тактовых импульсов и последний начнет формирование на своем выходе последовательности тактовых импульсов, которые поступают через открытый элемент И 25 на счетный вход счетчика 11. Последний считает их количество, При переполнении счетчика 11 на его выходе сформируется единичный импульс. Этот импульс поступит на третий вход элемента И 20, разрешая его работу, на два других входа которого поступают сигнал с выхода приемника 1 (сигнал из канала) и сигнал с выхода элемента И 21 (значение разряда приоритета, передаваемого в в канал), Если значение сигнала в моноканале больше значения передаваемого разряда приоритета (т.е. один из абонентов, пытающихся занять моноканал, имеет больший приоритет), на выходе элемента И 20 сформируется единичный сигнал, который поступит на вход сброса счетчика 10, через элемент ИЛИ 29 на вход 45 установки исходного состояния преобразователя 5 и через элемент ИЛИ 30 на Я-входы счетчиков 11 и 12 и триггеров 15 и 16. В результате счетчики 10 - 12, триггеры 15 и 16 обнуляются, а преобразователь 5 установится в исходное состояние. Таким образом, устройство прекратит попытку занять моно- канал и будет ожидать следующего его освобожденияЕсли на выходе элемента И 20 не сформироаался единичный сигнал, по заднему фронту импульса с выхода счетчика 11 счетчики 10 и 12 увеличат свое состояние на единицу, триггер 16 обнулится, а на выходе 48 преобразователя 5 появится следующий разряд приоритета. Нулевой сигнал, сформированный на выходе триггера 16, поступит на управляющий вход коммутатора 18, и он скоммутирует на свой выход второй разряд приоритета с выхода 48 преобразователя 5, т.е, в моноканал передается следующий разряд приоритета.По следующему импульсу, сформированному на выходе переполнения счетчика 11, произойдет сравнение передаваемого разряда с сигналом в моноканале, При отрицательном результате сравнения (сформирован единичный сигнал на выходе элемента И 20) устройство прекратит попытку занять моноканал и ожидает следующего его освобождения. При положительном результате сравнения по заднему фронту импульса, сформированному на выходе переполнения счетчика 11, счетчики 10 и 12 увеличат свое состояние на единицу, триггер 16 подтвердит свое нулевое состояние, а преобразователь 5 сфоомирует на своемвыходе 48 следующий разряд приоритета, который и будет передан в моноканал и т.д.Таким образом, по каждому импульсу на выходе переполнения счетчика 11 в моноканал передает очередной разряд приоритета, После передачи первого байта приоритета пакета (значения логического таймера в момент поступления этого пакета) в сети за право занять моноканал могут бороться только те абоненты, у которых пакеты поступили одновременно (т,е. первые байты их приоритетов равны). Для однозначного предоставления моноканала только одному абоненту в моноканале далее сравниваются абсолютные приоритеты абонентов - их номера в сети (т,е, значения вторых байтов их приоритетов).После передачи байта информации в моноканал на выходе переполнения счетчика 10 появится единичный импульс, который поступит на вход 46 преобразователя 5 и по его заднему фронту на выходе 48 преобразователя 5 появится первый разряд второго байта приоритета, который передается в моноканал.Второй байт приоритета пакета передается поразрядно аналогично передаче первого байта, Если устройство передало два байта приоритета (что возможно, если за это время на выходе элемента И 20 не был сформирован единичный сигнал), то оно получает право на занятие моноканала, т.е. обладает наивысшим приоритетом среди абонентов сети, пытавшихся занять моноканал.После передачи второго байта приоритета переполняется счетчик 12, на его выходе появляется единичный сигнал, который откроет элементы И 26 и 28, закроет элемент И 25 и поступит на вход элемента 35,1 задержки. В результате тактовые импульсы, формируемые генератором 32, не поступают на счетный вход счетчика 11, а начнут поступать через элементы И 26 и ИЛИ 31 на вход 47 преобразователя 5 и на счетный вход счетчика 10. Таким образом, устройство начнет передачу пакета с тактовой частотой, определяемой генератором 32 тактовых импульсов (т.е, частота пеоедачи пакета будет выше частоты, с которой передавался его приоритет),Импульсы переполнения счетчика 10 поступают не только на вход 46 преобразователя 5 (осуществляя его синхронизацию по байтам), но и через элемент И 28 - на вычитающий вход счетчика 9, который вычитает из общего числа байтов в пакете число переданных. Когда передан весь пакет, счетчик 9 обнулится и нэ выходе элемента И 24 появится единичный сигнал, который,пройдя через элементы ИЛИ 29 и ИЛИ 30, установит в исходное состояние преобразователь 5, обнулит счетчики 11 и 12 и триггер 15, э также, поступив нэ В-вход триггера 14, 5 переведет его в нулевое состояние. Нулевойсигнал с выхода триггера 15 закроет элемент И 21, прекращая тем самым передачу .информэции с выхода коммутатора 18 В моноканал. Единичный сигнал с нулевого вы хода триггера 14 поступает на вход 41источника 4 информации, свидетельствуя о том, что устройство готово к приему от него следующего пакета для передачи, Для искл очения циокулирования по моноканэлу пе реданного пакета через время задержки,опоеделяемое временем распространения сигнала в моноканале, после начала передачи пакета (появления единичного сигнала нэ выходе счетчика 12) на выходе элемента 35.1 20 задержки появится единичный сигнал, который поступит на управляющий вход переключателя 2, и последний разъединит монокэнап, По окончании передачи пакета, т.е. после обнуления счетчика 12, единич ный сигнал на выходе элемента 35,1 пропадает через то же время задержки, и переключатель 2 замкнет монокэнал.Время ожидания передачи пакета в устройстве складывается из передачи пакетов 30 с приоритетами, большими чем у данного. Внаихудшем случае число таких пакетов равно И - 1, а в лучшем - ни одного.При равномерном распределении числапакетов с большими, чем у данного приори тетами, среднее время ожидания передачипакета в предлагаемом устройстве определяется выражениемРТож.ср =40 Х1 (Тп + Тв ) = 2 (Тп + Тв )Мгде Тв - время, необходимое на занятиемонокэнала абонентом с высшим приоритетом (время передачи приоритета на его так 45 товой частоте),Формула изобретенияУстройство для передачи информации,содержащее приемник, переключатель каналов, передатчик, преобразователь парал 50 лельного кода в последовательный, первыйсчетчик, первый, второй и третий триггеры,первый, второй и третий элементы И, первый элемент задержки, вход приемника является первым информационным входомустройства, выход соединен с первыми входами переключателя каналов и первого элемента И, второй вход переключателяканалов подключен к выходу первого элемента задержки, выход переключателя каналов соединен с первым входом10 передатчика, выход которого является информационным выходом устройства, второй вход передатчика соединен с выходом второго элемента И, единичный выход второго триггера - с первым входом третьего элемента И, единичный выход третьего триггера - с первым входом второго элемента И, первый вход преобразователя параллельного кода в последовательный являетсявторым информационным входом устройст, ва, о т л и ч а ю щ е е с я тем, что, с цельюповышения быстродействия устройства, в него введены блок контроля занятости канала, второй, третий, четвертый, пятый и шестой счетчики, четвертый триггер, мультиплексор, коммутатор, сумматор по модулю два, с четвертого по девятый элементы И, первый, второй и третий элементы ИЛИ, генератор тактовых импульсов, фор, мирователь адреса, одновибратор и второйэлемент задержки, вход блока контроля за: нятости канала объединен с первым входом первого элемента И, выход соединен со счетным входом первого счетчика и с вторым входом третьего элемента И, выход которого через одновибратор подключен к 3-входам третьего и четвертого триггеров, выход переполнения первого счетчика соединен с входом первого триггера, выход которото подключен к первому входусумматора по модулю два и к старшему раз ряду первого информационного входа муль, типлексораостальные разряды первогоинформационного входа мультиплексора подключены к инверсным выходам первого счетчика, второй информационный вход мультиплексора соединен с выходом формирователя адреса, третий информационный вход является третьим информационным входом устройства, управляющий вход мультиплексора соединен с первым выходом второго счетчика, выход мультиплексора подключен к второму входу преобразователя параллельного кода в последовательный, третий вход которого объединен со счетным входом четвертого счетчика и подключен к выходу третьего элемента ИЛИ, объединенные вход обнуления второго счетчика, первый вход первого элемента ИЛИ и Я-вход второго триггера являются четвертым информационным входом устройства, В-вход которого объединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ и подключен к выходу пятого элемента И, ин 15 20 25 30 35 40 45 50 55 версный выход второго триггера является первым управляющим выходом устройства, второй управляющий выход которого объединен с третьим входом первого элемента ИЛИ и входом второго элемента задержки и подключен к выходу переполнения третьего счетчика, инверсные выходы которого соединены с соответствующими входами пятого элемента И, выход первого элемента И подключен к второму. входу второго элемента ИЛИ, четвертому входу первого элемента ИЛИ и входу обнуления четвертого счетчика, выход второго элемента ИЛИ соединен с входами обнуления третьего и четвертого триггеров и пятого и шестого счетчиков, выход первого элемента ИЛИ подключен к четвертому входу преобразователя параллельного кода в последовательный, пятый вход которого объединен с первым входом девятого элемента И и соединен с выходом четвертого счетчика, выход шестого счетчика подключен к входу первого элемента задержки, второму входу девятого элемента И и первым входам шестого и седьмого элементов И, вход генератора тактовых импульсов соединен с единичным выходом третьего триггера, выход генератора тактовых импульсов подключен к вторым входам шестого и седьмого элементов И, выход шестого элемента И соединен со счетным входом пятого счетчика, выход которого подключен к второму входу первого элемента И, счетному входу шестого счетчика, СК-входам четвертого триггера и первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, выход преобразователя параллельного кода в последовательный соединен с вторым входом сумматора по модулю два и первым информационным входом коммутатора, второй информационный вход которого подключен к выходу сумматора по модулю два, выход четвертого триггера сое- . динен с управляющим входом коммутатора, выход которого подключен к второму входу второго элемента И, выходы девятого и восьмого элементов И подключены соответственно к вычитающему и суммирующему входам третьего счетчика, второй выход второго счетчика. подключен к первым входам четвертого и восьмого элементов И, вторые объединенные входы которых соединены с вторым информационным входом устройства, третий вход первого элемента И подключен к выходу второго элемента И,1700571 Составитель Н, ФокинаРедактор Н, Рогулич Техред М.Моргентал Корректор Т, Малец ательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10 изводственн аз 4469 ТиражВНИИПИ Государственного комитета по и113035, Москва, Ж,Подписноебретениям и открытиям при ГКНТ СССРушская наб 4/5