Двухкратная стартстопно-синхронная система передачи дискретной информации

Изобретение относится к телеграфии и может быть использовано в системах передачи дискретной информации без обратной связи.Цель изобретения - сужение зани 5 маемой полосы чистот при передаче одного и того же объема информации.На Фиг,1 изображена структурная электрическая схема передающей сторо ны предлагаемой системы; на Фиг,2 - структурная электрическая схема .приемной стороны предлаг аемой сис 1темы; на фиг.З - три возможные реализации многопозиционного временного кода, формируемого системой; на Фиг,4 - структурная электрическая схема блока управления; на фиг5 в временная диаграмма работы блока уп- равления, 20Двухкратная стартстопно-синхронная система передачи дискретной ин". формации содержит на передающей стороне генератор 1 управляющих импульсов, блок 2 управления, преобразователь 3 кода, накопитель-распредели-. тель 4, первый регистр 5 сдвига, триг гер 6 цикла, второй элемент И 3, второй делитель 8 частоты, выходной триггер 9,выходной согласующий блок . ;10, в первом канале - источник 11 информации, входной согласующий блок12, стартстопный триггер 1.3, первый элемент И 14, первый делитель 15частоты, второй регистр 16 сдвига, приемный накопитель 17, синхронизирующий триггер 18 и промежуточный накопитель 19, во втором канале - источник 20 информации, входной согласующий блок 21, стартстопный триг гер 22, первый элемент И 23, первыйделитель 24 частоты, второй регистр25 сдвигаприемный накопитель 26,синхронизирующий триггер 27 и промежуточный накопитель 28, а на приемной стороне - преобразователь 29 кода,генератор 30 управляющих импульсов,входной согласующий блок 31, входнойтриггер 32, первый регистр 33 сдвига,приемный накопитель 34, стартстопныйтриггер 35, первый элемент И 36,первый делитель 37 частоты, счетчик38 импульсов, второй регистр 39 сдвига, элемент ИЛИ 40, первый и второйформирователи 41 и 42 импульсов, триггер 43 цикла, третий элемент И 44, второй делитель 45 частоты, в первом канале - синхронизирующий триггер 46, второй элемент И 47, накопитель-распределитель 48, выходной согласующийблок 49, потребитель 50 .информации,во втором. канале - синхронизируюдийтриггер 51, второй элемент И 52, накопитель-распределитель 53, выходнойсогласующий блок 54 и потребитель55 информации.Блок управления содержит триггер56, первый и второй элементы И-НЕ 57ч 58, элемент И 59 и первый и второйформирователи 60 и 61 импульсов..Система работает следующим образом,Прием информации от источников11 и 20 и выдача ее потребителям 50и 55 осуществляется стартстопным способом, а передача по каналу связи -синхронным,.Оба стартстопных каналаработают с одинаковой скоростью В==1/ 7 (где С - длительность единичного элемента простого кода) независимо друг от друга иимеют один и тотже принцип действия. Информация встартстопном коде поступает от источника 11(20) информации черезвходной согласующий блок 12(21) согласующий систему с источником по уров.ню. Стартовый переход устанавливаетстартстопный триггер 13(22), вследствие чего разрешается прохождениеимпульсов с генератора 1 управляющихимпульсов через элемент И 14(23) наделитель 15(24) частоты, с выхода которого тактовые импульсы с частотойГ =1/поступают на тактовый входрегистра 16(25) сдвига, Сообщение ввиде стартстопных комбинаций с выходавходного согласующего блока 12(21)поступает на информационные входыприемного накопителя 17(26) выполняющего две функции: регистрацию элементов кодовой комбинации и преобразование последовательного кода в параллельный. Регистрация осуществляетсяс помощью импульсов регистрации,формирующихся на первых пяти выходах регистра 16(25) сдвига,Эти импульсы поступают на входыприемного накопителя 17(26), где ипроизводится регистрация пятиэлементного кода МТКПосле регистрациипоследнего элемента очередным импульсом с выхода регистра 16(25) сдвигасбрасывается стартстопный триггер13(22), вследствие чего прекращается поступление .тактовых импульсовна тактовьп вход регистра 16(25) сдвига, последний устанавливается в ис157001 Н =;Еи,где Н - количество реализации МВна интервале Т. при колиЦчестве ЗМ,. равном д,Если на длительности 7 укладывается целое число 8 зон регистрациилД(Б, = - ) то Б, определяется из4выражения: ходное состояние, инициируется выработке блоком 2 управления импульса записи (фиг.5 г,д) П,(П.), с помощью которого информация передается из приемного накопителя 17(26) в промежуточный накопитель 19(28), и устанавливается в нулевое состояние синхрониэирующий триггер 18(27). Промежуточные накопители 18(28) согласуют арит 10мичную стартстопную работу со строгофиксированными моментами начала синхронных циклов, Спустя промежуток времени от момента окончания стартстопного цикла приема до момента выработкирегистром 5 сдвига на первом выходесигнала Пз (фиг.5 в) последний инициирует выработку блоком 2 управлениясигнала Г(фиг.5 г), который разрешает прохождение информации с выхода 20промежуточных накопителей 19 и 28 исинхронизирующих триггеров 18 и 27флагов через преобразователь З.кодаи запись преобразованной .информации .в накопитель-распределитель 4. Преобразователь 3 кода имеет двенадцать . информационных входов (пять элементов МТКплюс флаг для обоих подканалов), Нахождение триггера 18(27) флага в нулевом состоянии в моментснятия информации с промежуточных на .копителей 19 и 28 означает, что в течение последнего синхронного цикла всоответствующем подканале законченприем новой стартстопной комбинациии в промежуточном накопителе 19(28)находится информация, подлежащая передаче в следующем синхронном цикле,Если же в момент считывания инфор О мации с промежуточных накопителей 19 и 28 какой-либо из синхронизирующих триггеров 18(2/) находится в состоянии логической единицы, то это значит, что по данному подканалу на вре: - 45 иенном промежутке следующего синхронного цикла должен передаваться сигнал "Стоп", Блок 2 управлнния предназначен для предотвращения совпадения моментов записи в любой из промежу О точных накопителей 19 и 28 импульсов Пр, (П ) (фиг,5 а,б) и считывания с них импульсов 11 (фиг.5 в), В случае совпадения. укаэанных импульсов (они являются входными для блока 2 управления) блок 2 управления задерживает выработку сигнала П(фиг,5 е) счи" тывания с промежуточных накопителей 19 и 28 до окончания записи в любой 86из них импульсов.Г(П ) (Фиг,5 гд),1Сигнал Псбрасывается через времяГ, необходимое для срабатывания преобразователя 3 кода и записи его выходной информации в накопитель-распределитель 4, Выдержка времени 7 формируется блоком 2 управления, Одновременно со снятием. сигнала Ю на выходе блока 2 управления иа его установочном выходе формируется импульс(фиг.5 ж,з), устанавливающий синхронизируюшие триггеры 18 и 27 в состояниелогической едйниць, что означает конец считывания информации с промежуточных накопителей 19 и 28,Уплотнение подканалон происходитза счет преобразования преобразователем 3 кода двух комбинаций простогокода от независимых каналов.в однукомбинацию многопозиционного временного кода (МВК) и передачи ее синхронным способом эа время, не превышающее,цлительность стартстопного цикла подканалов и со скоростью В модуляции,равной скорости В а источников 11 и20 информации, При этом на времен- ном интервале, стартстопного циклаформируется 33 х 33=1089 реализацийМВК (33=32 кодовых комбинаций +"Стоп"),При использовании МВК с постояннымчислом значащих моментов (ЗМ) и реализации на длительности цикла Тц=7,5 ,при скорости модуляции В=1/ь, 1089комбинаций МВК ширина д единичногоэлемента, используемого при формировании комбинаций МВК (зоны регистрации), становится очень малой посравнению с ь , что приводит к резкому увеличению вероятности ошибкивследствие краевых искажений. Поэтому,с целью расширения зоны регистрацииД в предлагаемой системе испольэуФется МВК с переменным числом ЗМ (отодного до пяти). В этом случае количество реализаций МВК на интервалеВ1Н,- С,где К 8(6,5-1)+1), а квадратные скобки означают целую часть числа.Кроме того, использование в канале синхронного способа передачи позволяет увеличить количество реализа:= ций МВК на длительности Т 7,5 с еме в два раза:Б 2 Яза счет вкладывания информации в наличие/отсутствие стартового перехода, который может располагаться только в начальной точке синхронного цикла (зоне регистрации Л ), А это при заданных Т=,5 сО и количестве реализаций Я)1089 равносильно расширению эоны .Д Таким образом, в зависимости ат состояния ячеек промежуточных накопителей 19 и 28 и триггеров 18 и 27 Флагов в синхронный канал может передаваться одна из 1089 комбинаций МВК, информация в которой заложена; в наличии/отсутствии стартового перехода в зоне регистрации д ; количестве переходов на интервале синхронного цикла; местах расположения переходов относительно начальной точки синхронного цикла (зоны йО).На Фиг,З показаны три последовательно идущие возможные реализации МВК, Формируемые. предлагаемой системой.35 Так как скорость Вмодуляции в канале должна быть равной скорости Во источников 2 и 3 информации, то расстояние на временной оси между любыми двумя переходами во всех 1089 реализации МВК л, При таком методе формирования требуемые 1089 реализаций МВК на длительность Т -,5можно получить,ОЛиспользуя Л= -- (т,е, на длительО3ности л могут находиться лишь три возОвозможных места расположения ЗМ).Преобразователь 3 кода при поступленин управляющего сигнала П.с выхода блока 2 .управления преобразует50 две входные комбинации в одну комбинацию МВК которая.под воздействием1( того же управляющего сигнала Ю записывается в накопитель-распределитель 4. Количество информационных связей 55 преобразователя 3 кода с накопителем- распределителем 4 соответствует числу (М+1) возможных мест расположения ЗМ с момента начала цикла до точкибе6,57, где М = 6,5- - (Фиг,З). Таким образом, на выходе преобразователя 3 кода вырабатывается (М+1)-разрядная комбинация (д.В)О каждый .разряд которой соответствует своемуэлементу д на интервале ТМ Если.1этот разряд равен единице, то в зоне8, следует сформировать переход при1передаче в синхронный канал, если нулю - нет, Преобразователь 3 кода предо"ставляет собой ППВУ с 12-разряднымФорматом адреса и (М+1)-разрядным Форматом данных в ячейках которого зало-.жена таблица соответствия между различными сочетаниями двух входныхкомбинаций и соответствующими им реализациями МВК,Начало и конец передачи комбинацииМВК из накопителя-распределителя 4в синхронный канал определяет регистр5 сдвига, на тактовый вход которогопостоянно поступают импульсы .с частотой Г 7 1/ а от генератора 1 управляющих- импульсов. В начале синхрон- .ного цикла прн установке регистра 5сдвига в исходное состояние устанавливается по Б-входу триггер 6 цикла,что разрешает прохождение импульсов свыхода генератора 1 управляющих импульсов через элемент И 7 на делитель 8 частоты, с выхода которого импульсы с частотой 1=1/д поступаютна тактовый вход накопителя-распределителя 4, Накопитель-распределитель 4 представляет собой, регистрсдвига с коммутатором для предварительной записи информации по Б-входам. Сдвигаемая под воздействиемтактовых импульсов Г =1/ д внформация с выхода накопителя-распределителя 4 поступает на счетный входвыходного триггера 9, При поступлении на тактовый вход накопителяраспределителя 4 х-го тактового импульса (1=0 М) на его выходе будетнаходиться разряд, соответствующийэлементу й и если это будет логическая единица, то произойдет "оправкидыйание выходного триггера 9 впротивоположное состояние, что означает формирование перехода в зоне дТаким образом, с выхода выходноготриггера 9 через выходной согласуюмий блок 10, согласующий систему сканалом по уровню, в канал связи .15700 будут передаваться комбинации МВК со скоростью модуляции В В . На П-вход элемента Д накопителя-распредемлителя 4 постоянно подается сигнал логического нуля и по мере сдвига5 информации все ячейки накопителя-рас- Тпределителя 4 обнуляются, вследствие чего после получения М-го тактовогоимпульса накопитель-распределитель4 готов к приему новой информации.При поступлении на вход накопите" ля-распределителя 4 М-го тактового импульса (т,е, при возможном формировании последнего перехода в точке6,5 С с момента начала цикла) появляется сигнал на выходе регистра 5 сдвига, который сбрасывает триггер 6 цикла, вследствие чего закрывает-, ся элемент И 7 и прекращается сдвиг 20 информации в накопителе-распределителе 4. Одновременно этот же сигнал с первого выхода регистра 5 сдвига, воздействуя на блок 2 управления, вызывает формирование на его выходе сиг" 25 нала 11 з записи новой информации в накопитель-распределитель 4 через преобразователь 3 кода. При поступле- нии на тактовый вход регистра 5 сдвига импульса, соответствующего точке 30 7,5 4, (конец синхронного цикла) сигналом на выходе К регистра 5 сдвига этот регистр 5 устанавливается в исходное состояние и устанавливает по второму входу триггер 6 цикла, что означает начало нового синхронного цикла передачиРазличие тактовых частот накопителя-распределителя 4 регистра 5 сдвига предусмот ено на случаи если 40имеет значение, при котором на интервале Т=7,5укладывается нецелое число таких зон д . В этом случае тактовая частота регистра 5 сдвига 2 ) 1/а для формирования сигнала на 45 выходе К точно в точке 7,5 ГИнформация с канала связи через входной согласующий блок 31, согласующий канал с системой по уровню, поступает на входной триггер 32,. Где осуществляется временная привязка фронтов принимаемой информации к ге- .нератору 30 управляющих импульсов, Вследствие переменного числа ЗМ.на интервале цикла Т все переходы, 55 включая стартовый, могут происходить как иэ нуля в единицу, так и наоборот (фиг,З), Это означает, что приемная сторона должна извлекать инфор 181 Омацию из наличия/отсутствия перехода в ыределенной зоне.д не учитывая его направление, С выхода входного триггера 32 информация поступаетна входы первого и второго Формирователей 41 и 42 импульсов, которые представляют собой дифблоки и Формируюткороткие импульсы, соответствующиепринимаемым переходам, комбинации МВК.Первый формирователь 41 импульсовФормирует импульсы, соответствующиеположительным переходам, а второйформирователь 42 импульсов - отрица -тельным. Выходы обоих Формирователей41 и 42 заведены на входы элементаИЛИ 40, с выхода которого снимаютсяимпульсы, соответствующие переходам.обоих направлений,Формированием синхронного циклаприема управляет регистр 33 сдвига,на тактовый вход которого поступаютимпульсы от генератора 30 управляющихимпульсов с частотой Г ) 1/ Д, При установке первого регистра 33 сдвига висходное состояние, что соответствуетначалу нового синхронного цикла, повторому входу устанавливается триггер 43 цикла и устанавливается в исходное состояние второй регистр 39сдвига, С этого момента сигналом свыхода триггера 43 цикла разрешаетсяпрохождение импульсов от. генератора30 управляющих импульсов через элементИ 44 на делитель 45 частоты, с выходакоторого на тактовый вход второго ре-.гистра 39 сдвига поступают импульсы счастотой 1 =1/Д, Причины различия тактовых частот первого 33 и второго 39регистров сдвига те же,.что и длятретьего регистра 5 сдвига и накопителя-распределителя 4 передающей стороны, Количество выходов регистра39 сдвига, подаваемых на приемныйнакопитель 34, равно (М+1), Длительность поочередного нахождения сигнала на каждом из (М+1) выходе второгорегистра 39 сдвига равна д. Выходывторого регистра 39 сдвига заведенына входы приемного накопителя 34,на тактовый вход которого поступаютимпульсы с элемента ИЛИ 40 с помощью которых производится поочередная регистрация всех зон д,в приемном накопителе 34, При этом в ячейки, соответствующие зонам д., в которых был обнаружен переход, .записывается единица, Таким образом, информация, записываемая в. приемный нако 15700811питель 34 будет соответствовать информации, считываемой с накопителя-распределителя 4 при передаче,Через интервал времени 6,5с момента начала, синхронного цикла приема сигналом с первого выхода первого регистра 33 сдвига по первому вхо.ду сбрасывается триггер 43 цикла,вследствие чего прекращается сдвигинформации во втором регистре 39 сдвига; обнуляется второй регистр 39 сдвига; разрешается передача информациииа приемного накопителя 34 черезпреобразователь 29 кода в накопители"рас пределители 48 и 53 и синхронизирующие триггеры 46 и 51 обоих подканалов; по первому входу устанавливается стартостопный триггер 35,что озна-,. чает начало стартостопного цикла передачи информации потребителям 50 и 55информации.А: при поступлении на .тактовый вход,соответствующего точке 7,5 с, (концу 25синхронного цикла) сигналом с выходапервого регистра 33 сдвига этот регистр 33 и второй регистр 39 сдвигаустанавливаются в исходное состояние,обнуляются ячейки приемного накопителя 34, а также устанавливается повторому входу триггер 43 цикла, чтоозначает начало нового синхронного. цикла приема,Преобразователь. 2 о кода приема выполняет преобразование информации,35обратное преобразователю 3 кода передачи, т,е, иэ (М+1)-разрядной комбинации формирует две 6-разрядные (пять. элементов МТКплюс флаг) и представ 4 Оляет собой,ППЗУ с (М+1)-разрядным форматом адреса и 12-разрядным форматомданных.Каждая из двух 6-разрядных группвыходов преобразователя 29 кода заведена на информационные первые входынакопителя-распределителя 48(53) ивход синхронизирующего триггера46(5) соответствующего канала, навторые входы которых поступает сигнал с первого выхода первого регистра 33 сдвига (соответствующего точке 6,5), флаговый разрядкаждогоподканала с выхода преобразователя29 кода помимо записи в синхронизирующий триггер 46(51) записывается и .в выходную ячейку накопителя-распределителя 48(53) и в случае, если дляданного подканала поступила новая 12информация (разряд Т в нулевом состоянии ), на выходе накопителя-распределителя 48(53) появляется стартовый переход,Одновременно с записью информациив накопители-распределители 48 и 53и синхронизирующие триггеры 46 и 51устанавливается стартстопный триггер35; что разрешает прохождение импуль-,сов с генератора 30 управляющих им" -пульсов через элемент Б 36 на делитель 3; частоты, с выхода которогоимпульсы с частотой К=1/а поступаютна первые входы элементов И 47.и 52,Эти элементы И 47 и 52 будут открытылишь в том случае, если синхронизирующие триггеры 46 и 51 соответствующих им подканалов будут в нулевом со-,стоянии (используются инверсные выходы синхронизирующих триггеров 46и 51). Если элемент И .47(52) оказывается открытым, то тактовые импуль/сы частоты Г=1/ о поступают на тактовый вход накопителя-распределителя48(53) соответствующего ему канала,Накопитель-распределитель 48(53) представляет собой регистр сдвига на шестьячеек с коммутатором для предварительной записи инверсным К-входам.Таким образом, если флаговый разрядканала принят нулевым, с выхода накопителя-распределителя 48(53) данногоканала через выходной согласующийблок 49(54) к потребителю информации50(55 1 поступает стартстопная комби-нация со скоростью В =/ . В противном случае на выходе данного каналаподдерживаетсястоповая" полярность.Выходной согласующий блок 49(54) служит для согласования системы с потребителем информации 50(55) по уровню,На вход последней ячейки накопителя-распределителя 48(53) постоянноподан сигнал логической единицы, которая по мере сдвига информации заполняет все ячейки накопителя-распределителя 48(53) вследствие чего черезвремя 6 Г с момента начала старт-.стопного цикла накопитель-распределитель готов к приему новой информации,Импульсы с делителя 37 частоты яоступают также на вход счетчика 38 импульсов, который вырабатывает выходной сигнал при поступлении с делителя31 частоты шестого импульса частотыК=1/, что соответствует началу вы 157001813 дачи с выхода накопителей-распределителей 48 и 53 стопового элемента, Выходным сигналом 38 импульсов по второму входу, сбрасывается стартстопный триггер 35, в результате чего закрывается элемент И 36 и прекращается сдвиг информации в наконителях-распределителях .48(53), т,е, заканчивается стартстопный цикл выдачи информацииО потребителям. Своим же выходным им-. пульсом счетчик 38 импульсов устанавливается в исходное состояниеТаким образом, предлагаемая двухкратная стартстопно-синхронная сие - 15 тема с уплотнением на МВК позволяет организовать в одном канале связи два независимых стартстопных подканала передачи информации без увеличения скорости модуляции в канале, т.е. ис пользуя полосу частот, требуемую для организации передачи по одному подканалу при разрядно-цифровом способе кодирования информации. 25 изобретения Формула Лвухкратная стартстопно-синхроннаясистема передачи дискретной информации, содержащая на передающей стороне генератор управляющих импульсов,выход которого соединен с тактовымвходом первого регистра сдвига, первый выход которого подключен к установочному входу блока управления, управляющий выход которого подключен35к управляющему входу накопителя-распределителя, а в каждом из двух каналов - последовательно соединенныеисточник информации, входной согласую Ощий блок, стартстоиный триггер, первый элемент И, первый делитель частоты, второй регистр сдвига, приемный накопитель и промежуточный накопитель, управляющий вход которого 45 соединен с соответствующим канальным выходом блока управления, соответствующий;.анальный вход которого подключен к второму выходу второго регистра сдвига и к установочному 50 входу стартстопного триггера, вход . которого подключен к информационному входу приемного накопителя, при этом выход генератора управляющих импульсов соединен с вторым входом первого элемента И первого и второго . каналов, установочные входы . вторых регистров сдвига которых соединены с установочными входами соответствую 14щих стартстопных триггеров, а на приемной стороне - входной согласующий блок, выход которого соединен с первым входом входного триггера, второй вход которого подключен к выходу генератора управляющих импульсов, к первому входу первого элемента Е и к тактовому входу первого регистра сдвига, первый выход которого соединен с первым входом стартстопного триггера, выход которого подключен к второму входу первого элемента И, выход которого соединен с входом первого.делителя частоты, выход которого подключен к входу счетчика импульсов, выход которого соединен с вторым входом стартстопиого триггера и с установочным входом счетчика импульсов, приемный накопитель, а в каждом из двух каналов - последовательно соЕдиненные второй элемент И, накопитель- распределитель, выходной согласующий блок и потребитель информации, причем первый выход первого регистра сдвига соединен с вторым входом накопителя-распределителя каждого из двух каналов, первый вход второго элемента И каждого из двух каналов подключен к выходу первого делителя частоты, о т л и ч а ю - щ а я с я тем, что, с целью сужения занимаемой полосы частот, на передающей стороне введены выходной триггер, триггер цикла, второй элемент И, второй делитель частоты и преобразователь кода, выходы которого соединены с соответствующими информационными входами накопителя-распределителя, тактовый вход которого подключен к выходу второго делителя частоты, вход которого подключен к выходу второго элемента И, первый вход которого соединен с выходом триггера цикла, первый вход которого подключен к первому выходу первого регистра сдвига, второй выход которого подключен к второму входу триггера цикла и к установочным входам первого регистра сдвига, выход накопителя-распределителя через выходной триггер соединен с входом выходного согласующего блока, выход генератора управляющих импульсов. соединен с вторым входом второго элемента И, а в каждый из двух каналов введен синхронизирующий триггер, первый вход которого подключен к управляющему входу промежуточного накопителя, выходы которого Ф15157001816подключейы к соответствующим инфор- выходу триггера цикла, первый входмационнйм входам преобразователя ко- которого подключен к первому устанода, дополнительные информационные вхо- вочному входу второго регистра сдвигады которого подключены к выходам соот- и кпервому выходу первого регистра5ветствующих синкронизирующих триггеров сдвига, второй выход которого соедипервого и второго каналов, вторые вхо- нен с вторым входом триггера цикла,ды которых подключены к установочному, с вторым установочным входом, второговыходу блока управления, на приемной регистра сдвига, с установочными вхостороне введены преобразователь кода, 1 О дами первого регистра сдвига и с устриггер цикла, третий элемент И, вто- тановочным входом приемного накопирой делитель частоты, второй регистр теля, выходы которого подключены ксдвига, элемент ИЛИ, первый и второй соответствующим информационным входамформирователи импульсов, выходы ко- преобразователя кода, установочныйторых соединены соответственно с пер вход .которого подключен,к первомувыми вторым входами элемента ИЛИ, выходу первого регистра сдвига, а ввыход которого соединен с тактовым каждый из двух каналов введен синхровходом приемного накопителя, информа- низирующий триггер выход которогоционные входы которого подключены к , соединен с вторым входом второго элесоответствующим выходам второго ре мента И установочный вход сиихронигистра сдвига, тактовый вход которого .зируюшего триггера соединен с устаноподключен к выходу второго делителя вочным входом преобразователя кочастоты, вход кОторогосоединен с да, ийформационные выходы котороговыходом третьего элемента И, первый соединены с информационными входамивход которого подключен. к второму 25 накопителя-распределителя, информавходу входного .триггера, выход кото- ционный вход синхронизирувщего тригрого соединен с входами первого и вто- гера подключен к дополнительному инрого формирователей импульсов, второй формационному выходу преобразоварход третьего элемента И подключен к теля кода,,Ф Гиъ бф Фе Составитель Е,Ге Техред Л. Сердюко ерКорре Реда Н.Яцол Беск аказ 1459 Тираж 528 НИИПИ Государственного комите 113035, Москватиям при ГКНТ ССС4/5 изводственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 10 1Ф ФЗВУК 4 е 4 ь 4 юА ф1Подписное по изобретениям и от Ж, Раушская наб., 4 е . ФАЗЪага.