Декодирующее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 45 А 1 09 Н 03 М 5/ БРЕ ТЕЛЬСТВУ 28 Сгадцпд чо РСМ1 сЬеп КаЬе 1 п ш 1 геп. Регпеше 1 де 8. 24-218.льство СССРМ 5/14, 1985.ТРОЙСТВО ся к вычис нике связи, оконно-опти- формации еских с дачи ин коэффиц а также измерителя ернос ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ПИСАНИЕ ВТОРСНОМУ СВ(56) Вгапдез М. ОЬе81 япа 1 еп ацГ здпппесЬ 1 пагеп 1,еТцпВз 1 епаесЬп 11 с, 1981, М 6,Авторское свидетУ 1339894, кл. Н 03( 57) Изобретение отлительной технике иЕго использование в ок дозволяет повысить д декодирования, Это достигается благо"даря снижению частоты синхронизациис 0,6 до 0,5 Р и увеличению минимального интервала при перезаписи информации, Устройство обеспечивает декодирование кода 5 В 6 В и измерение коэффициента ошибок в этом коде. Устройство содержит входной блок , селекторы 2,3 импульсов, регистр 4 сдвига,первый - третий буферные регистры5-7, блок 8 памяти, делитель 9 частоты на три, делитель 10 частоты на,.два, блок 1 управления, блок 12мультиплексирования, селектор 13 тактовой частоты, элемент 14 задержки,блок 15 анализа ошибок, вход 16, информационный 17 и тактовый 18 выходы.4 э.п. Ф-лы, 11 ил.1497745ИВОГретеииетнситси к ГычигпительнОи технике и Гехнике связи и мОжет быть использовано В волоконно-оптических системах передачи ииформа 5ции, а также В измерителях коэс 1 фициента ошибокЦель изобретения - повышение достоверности декодирования,Ид фиг,1 приведена блок-схема устройстна; на фиг. 2-7 показдны варианты выполнения первого и второго селекторов импульсов регистра сдвига,делителя частоты иа три, блока управления и блока мультиплексирования со:ответстненно; на фиг8-10 приведенынременнье диаграммы работы первогоселектора импульсов, регистра сдвигаи устройства н целом соответственно; нафиг, 11 предгтанлен алгоритм работы 20устройства,1 екодирующее устройство (фиг,1)содержит входной блок 1, первый 2 ивторой 3 селекторы импульсов, регистр4 сдвига, первый - третий буферныерегистры 5-7, блск Я памяти, делитель 9 частоты на три, делитель 10 частоты на дна, блок 11 управления, блок12 мультиплексирования, селектор 13тактовой частоты, элемент 14 задержки, блок 15 анализа ошибок, На фиг,1обозначены также вход 16, информа-.ционный 17 и тактовый 18 выходы,Блок )5 анализа ошибок содержит.регистр 19 управления, дешифратор 20, 35программный блок 21, счетчик 22 ошибок, мультиплексор 23 и ныделитель 24ошибок.Входной блок 1 служит для нормализации входного сигнала по амплитуде 40и форме формирования тактового сиг 3нала с чдстстой - Р где Р - такто 5вая частота н коде 5 В 6 В, Выделениекратной чагтоты может быть осуществлено, например, нд основе нелинейного гребенчатого фильтра.11 ерный селектор 2 импульсов(фиг,2) содержит первый - третийтриггеры 25-27, элемент 28 задержки,элемент ИЛИ 29 и первый - четвертыйэлементы ИЛИ-НЕ 30-33, На фиг,2 обозначены также информационный 34, тактовый 35 и управляющий 36 входы, первый - третий выходы 37-39,55Второй селектор 3 импульсов служитдля Вьще 1 ения каждого нторогс импульса г шкода делителя 9 и выполнен(фиг, 3) н.а ьег е НЕ 40 и элемс ите И.1 ИИ: 41, Ид фиг.3 обозначены первый 42 и Вто 3 сЙ 43 ВходыРегистр 4 сдвига (фиг,4) содержиттриггеры 44, На фиг, 4 обозначеныпервый и второй инФормационные входы 45, 46 и первый - третий входы 4749 синхронизации,Делитель 9 частоты на три (фиг.5)выполнен на триггерах 50 по схемеДжонсона, На Фиг, 5 обозначены первый и второй входы 51, 52 и первыйтретий выходы 53-55,Блок 11 управления (фиг,6) содержит триггеры 56, образующие регистрсдвига, элемент ИЛИ 57, элемент ИЛИНЕ 58, элемент НЕ 59 и элемент 60задержки, На фиг,6 обозначены информационный вход 61, вход 62 синхронизации, первый - четвертый выходы63-66.Блок 12 мультиплексирования(фиг,7) триггеры 67 и элементы ИЛИНЕ 68, На Фиг.7 обозначены первый -третий информационные входы 69-71,вход 72 синхронизации, первый - четвертый управляющие входы 73-76На фиг, 8 обозначены следующиесигналы: а - сигнал на информационном входе 34 первого селектора 2;б - сигнал на тактовом входе 35 первого селектора 2; в - сигнал на выходе элемента 28 задержки (на третьемвыходе 39 первого селектора 2); г-евыходные сигналы триггеров 25-27;ж-з - сигналы на первом и втором выходах 37, 38 первого селектора 2,На Фиг9 обозначены: а . - сигнална информационном входе 61 блока 1управления; б - сигнал на входе 62синхронизации блока 11 управления;в-ж - сигналы на выходах триггеров 56блока 11 управления; з-л - сигналына выходах 64,63,65,66 блока 11 управления,На фиг, 1 О обозначены: а - сигнал на первом выходе 53 делителя 9 частоты на три; б - выходной сигнал селектора 13 тактовой частоты; в - сигнал на первом выходе 63 блока 11 упрввления (Фиг.9 и); г-е - входные сигналы третьего буферного регистра 7; ж-и - сигналы, записываемые с входов 69-7 н триггеры 67,1-67,3 блока 12 мультиплексирования; к-м - сигналы на входах 74-76 блока 12 мультиплексирования; н -сигнал на информационном Входе триггера 67,4 блока 12 мульти4977 плексирования; о - сигнал на выходе 17.Устройство работает следующим образом.Информационный сигнал в коде 5 В 6 В поступает на вход 6. Нормализованный по амплитуде и Форме сигнал и 3тактовый сигнал с частотой - Е по 5 О ступают на селектор 2, который формирует на своих выходах две выборки из выходного сигнала Я.): Б =81.-Е -(К- -) -=а ; 5 1 1. о 2 ЗГг)(+(б б (с)=б(с) е(с-с -к - ,):1 а5 Ф Езапи 6Задерж 30 сываются в регистр 4 сдвига.л 1иа о = , обеспечивается влеиеи 1,2 Гтом 28 (фиг,8),Делитель 9 частоты на три формирует на своих выходах импульсные сигналы, сдвинутые один относительно другого на величину задержки, равную1для последующей записи инфорбмации в регистр 4 сдвига, Последний предназначен для последовательнойЮзаписи проселектированных информационных сигналов с целью их последующей перезаписи в регистр 5, ЧастотаГ синхронизации регистра 4 равна -5 35 40 45 Информационные сигналы с выхода регистра 4 сдвига, на выходе которого информация изменяется с дискретом1по времени, равным , переписы 0,6 Гваются в регистр 5, одновременно информация с выхода блока 8 переписывается в регистры 6 и 7. 50 Импульсы с выхода второго селектора 3 поступают на вход выделителя 13 тактовой частоты,В блоке 11 управления элементы 60 задержки служат для компенсации вреС целью совмещения во время сигна лов Я (1) и Б(С) относительно частоты 0,6 Е сигнал Я(С) задерживается нал 1величину задержки ( = - и на выхо 1,2 Где селектора 2 Формируются сигналы1Б (с) и 8 + - )вкоторые с тактовой частотой 456менной задержки при перезаписи информации в триггеры 67,1-67,3 блока12 мультиплексирования.Работу блока 1 (Фиг,9) пояснимв дискретном автоматном времени, крат 2номГНа вход 6 блока 11 поступают сигналы с частотой следования 0,2 Р, дли 1тельность которых равна0,6 Р(фиг,9 а). Сигналы с выходов триггеров 56 (Фиг,9 в,г,д,е,ж) суммируютсяи инвертируются на элементах 57-59(фиг,9 з,к,л), а на прямом выходе элемента 57 будет сигнал Фиг.9 и.Информация с выхода блока 8 переписывается в регистр 7 синхросигналами с первого выхода делителя 9на три (фиг,10 а), Синхронно с нимина выходе второго селектора 3 формируются импульсные сигналы с частотойследования в два раза ниже, которымизапускается выделитель 13 тактовойчастоты. На выходе выделителя 13 формируются сигналы, синхронизирующиеработу блока 1 управления, Информационные сигналы, например комбинация111000110010, переписываются с выходов блока 8 в регистр 7 (фиг,10 г,д,е)и с некоторой задержкой, определяемойзадержкой селектора 3 и блока 11(фиг,10 ж,з,и), - в параллельныйрегистр триггеров 67 блока 12 мультиплексирования, Сигналы на выходахтриггеров 67,1-673 появятся с некоторой задержкой относительно сигналазаписи на входе 73, Эта задержкаскомпенсирована элементами 60 задержки в блоке 11, чем достигается временное совмещение сигналов на входахэлементов ИЛИ-НЕ 68 (фиг.10 к,л,м).В результате суммирования на выходахэлементов 68 образующих проводноеИ 11 И, будет декодированный сигнал, который нормализуется во времени припомощи триггера 67,4 (фиг.Он). Этотсигнал, проходя через триггер 67,4,нормируется по времени тактовым сигналом с выхода элемента 14 задержки(фиг.10 о),Алгоритм работы устройства следующий,Для декодирования сигналов необходимо определить первый символ моды,который осуществляется блоком 15 анализа ошибок, Блок 15 анализа ошибокпроизводит либо анализ дефектности5 1 О сигнала с выхода блока 8 по сигналуошибки, либо определяет качество декодированной последовательности свыхода блока .2 мультиплексирования.Рассмотрим процесс поиска первогосимвола моды при анализе дефектности сигнала с выхода блока Я, Допустим, что в случае приема ошибочнойвходной моды формируется сигнал суровнем логического нуля на второмвыходе блока 8, Этот сигнал выдаетразрешение на прохождение тактовогосигнала через мультиплексор 23 вблоке 15 на вход счетчика 22 ошибок,Зададимся условием: первый символмоды будет определен только в томслучае, когда из ста мод ошибочнойбудет только одна, Так как значениетактовой частоты Р в коде 5 В 6 В априори известно, то при помощи программного блока 21, который представляетсобой в частном случае микроЭВИ, зададим цикл анализа за времй Т500Гэа которое определим наличие или отсутствие ошибочной моды, Блок-схемаалгоритма работы приведена на фиг,11Обмен информацией между программнымблоком 21 и остальными узлами блока 15 осуществляется по двунаправленной шине данных,а синхронизация команды на выдачу информации формируется при помощи адресной шины и сигналов синхронизации, напримерЧтениеили "Запись",Поясним дополнительно механизмизменения фазы делителя 9 относительно сигналов н;г выходе селектора.2,Как следует из теории вероятности, в случае, когда сигналы установкиделителя 9, поступающие с выхода блока 15 анализа ошибок, не коррелированы, фаза делители 9 будет случайноустанавливаться относительно входногосигнала, при этом число установок Хдолжно быть не менееМЗ Кгде К - разрядйость счетчика,Так как К=З,Ю 9Выбираем М=ЗЬ. Так как сигнал управления на входе селектора 2 устайенавливает последовательности а ,1 а 1 ипи а , (ае 1, процесс установки счетчика после изменения сигнала на выходе селектора 2 необходимо повторитьа что видно из алгоритма 20 25 30 35 40 45 50 55 синхронизации декодирующего устройства, приведенного на фиг.11.Из описанного выше принципа работы предлагаемого устройства следует, что частота синхронизации снижена до 0,5 Р (у прототипа 0,6 Р). Кроме того, минимальный дискрет по времени при перезаписи информации равен 2/Р, что позволяет в конечном итоге повысить достоверность преобразования кодового сигнала. Формула изобретения 1, Декодирующее устройство, содержащее входной блок, вход которого является входом устройства, регистр сдвига, выходы которого соединены с соответствующими информационными входами первого буферного регистра, выходы которого подключены к информационным входам блока памяти, первые и вторые выходы которого соединены с информационными входами соответственно второго и третьего буферных регистров, селектор тактовой частоты, вход которого объединен с информационным входом блока управления, выходы которого подключены к соответствующим управляющим входам блока мультиплексирования, блок анализа ошибок, первый выход которого соединен с первым входом делителя частоты на три, первый выход которого под" ключен к входам синхронизации первого и второго буферных регистров и входу делителя частоты на два, выходы третьего буферного регистра соединены с соответствующими информационными входами блока мультиплекси-рования, выход которого подключен к первому входу блока анализа ошибок и является информационным выходом устройства, вход синхронизации блока мультиплексирования объединен с вторым входом блока анализа ошибок, выход селектора тактовой частоты соединен с тактовым входом блока управления, выход делителя частоты на два и выходы второго буферного регистра подключены соответственно к входу синхронизации и адресным входам блока памяти, третий выход которого соединен с третьим входом блока анализа ошибок, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности декодирования, в устройство введе- ны первый и второй селекторы импуль 1497745сон и элемент задержки, вход синхронизации третьего буферного регистра объединен с первым входом синхронизации регистра сдвига, первым входомвторого сепектора импульсов и подключен к первому выходу делителя частоты на три, информацоинный и тактовый выходы блока соединены с одноименными входами первого селектора импульсов, первый и второй выходы которого подключены к одноименным информационным входам регистра сдвига, второй выход блока анализа ошибок 1 О соединен с управляющим входом первого селектора импульсов, третий выход которого подключен к второму входу делителя частоты на три, второйи третий выходы которого соединены содноименными входами синхронизациирегистра сдвига, второй вход второгоселектора импульсов подключен к выходу делителя частоты на два, выходвторого селектора импульсов соединенс входом селектора тактовой частоты, 25вход элемента задержки подключен квыходу селектора тактовой частоты,выход элемента задержки подключен квходу синхронизации блока мультиплексирования и является тактовым выходом устройства,2Устройство по и, 1, о т л ич а ю щ е е с я тем, что первыйселектор импульсов содержит триггеры, элемент ИЛИ, элементы ИЛИ-НЕ иэлемент задержки, вход которого объе 35динен с входом синхронизации первоготриггера и является тактовым входомселектора, информационные входы первого и второго триггеров объединеныи являются информационными входамиселектора, прямой выход первого триггера подключен к информационному входу третьего триггера, инверсный выход которого соединен с первыми входами первого и второго элементовИЛИ-НЕ, инверсный выход второго триггера подключен к первым входам третьего и четвертого элементов ИЛИ-НЕ,вход элемента ИЛИ является управляю 50щим входом селектора, прямой выходэлемента ИЛИ соединен с вторыми входами первого и третьего элементовИЛИ-НЕ, инверсный выход элемента ИЛИподключен к вторым входам второго ичетвертого элементов ИЛИ-НЕ, выходыпервого и четвертого элементов И:1 И-НЕобъединены и являютсл первым выходом селектора, выходы второго и третьего элементов ИЛИ-НЕ объединены иявляются вторым выходом селектора,выход элемента задержки соединен свходами синхронизации второго и третьего триггеров и является третьимвыходом селектора,3, Устройство по п, 1, о т л и ч а ю щ е е с я тем, что второй селектор импульсов содержит элемент ИЛИ-НЕ и элемент НЕ, вход которого и первый вход элемента ИЛИ-НЕ являются соответственно первым и вторымвходами селектора, выход элемента НЕподключен к второму входу элементаИЛИ-НЕ, выход которого является выходом селектора,4. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок мультиплексирования содержит триггеры иэлементы Ю 1 И-НЕ, информационные входы первого-третьего триггеров являются соответственно первым-третьим информационными входами блока, инверсные выходы первого-третьего триггеровсоединены с первыми входами одноименных элементов ИЛИ-НЕ, выходы которыхобъединены и подключены к информационному входу четвертого триггера,вход синхронизации которого являетсявходом синхронизации блока, входысинхронизации первого-третьего триггеров объединены и являются первымуправляющим входом блока, вторыевходы первого-третьего элементов ИЛИНЕ являются соответственно, вторымчетвертым управляющими входами блока,выход четвертого триггера являетсявыходом блока,5, Устройство по и, 1, о т л и -ч а ю щ е е с я тем, что блок управления содержит триггеры, элемент ИЛИ,элемент ИЛИ-НЕ, элемент НЕ и элементзадержки, вхОды синхронизации первого-пятого триггеров объединены и являются входом синхронизации блока,информационный вход первого триггераявляется информационным входом блока,выход первого триггера подключен кпервому входу элемента ИЛИ и информационному входу второго триггера, выход которого соединен с первым входом элемента ИЛИ-НЕ и информационнымвходом третьего триггера, выход которого подключен к входу элемента НЕи информационному входу четвертоготригггера, выход которого соединенс вторым входом элемента ИЛИ и инфор 121497745мационным входом пятого триггера, выход которого подключен к второму входу элемента ИЛИ-НЕ, инверсный выход элемента ИЛИ и выходы элементов ИЛИЯ и Ш. соединены с входами соответственцо первого-третьего элементов задержки, прямой выход элемента ИЛИ и выходы первого-третьего элементов задержки являются соответственно первым-четвертым входами блока