Способ многоканального аналого-цифрового преобразования и многоканальный аналого-цифровой преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1)4 Н 03 М 1/46 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ЗОБРЕТЕНИЯ ИСА ЬСТВУ 152651/24-247.11.865.01.89. БюлИнститут тепл(21) (22) (46) (71) (72) (53) (56) 1985К Ф 2физики СО АН СССРи В.И. Титков ксперимента,ика з31.Системы связи УВ ния в АСУТП, 1978 с объектами управл с. 166-167, рис. 4(57) Изобретение относится к измерительной технике и может использоваться в системах сбора информации отбольшого числа аналоговых датчиков.ЦелЬю изобретения является уменьшение времени преобразования. Устройство содержит компараторы по числуканалов устройства, первые входы которых являются входами измеряемыхсигналов, вторые входы соединены свыходом цифроаналогового преобразователя (ЦАП), входы стробирования - стретьим выходом блока управления (БУ)а выходы - с информационными входамимультиплексора, выход которого подключен к старшему адресному входу Б МНОГОКАНАЛЬНОГО АНАЛОГО ПРЕОБРАЗОВАНИЯ И МНОГОКААЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОАВТОРСКОМУ С 8 И первого постоянного запоминающегоустройства (ПЗУ), перзые и второйвыходы которого и второго ПЗУ соеди -иены соответственно с младшими истаршим информационнЫми входами оперативного запоминающего устройствапамяти (ОЗУ), младшие выходы которогявляются выходными шинами данных иподключены к младшим адресным входампервого ПЗУ, первым входам блока сранения и информационным входам регистра, выходы которого подключены квходам ЦАП и вторым входам блока сранения, выход которого соединен с информационным входом сдвигового регистра, вход установки нуля которогоподключен к первому входу БУ и является входом запускающего сигнала, а выход соединен с первым входом элемента И, выход которого подключен к входу "Записьчтение" ОЗУ, старший выход которого соединен с вторым вхо дом БУ, первый и второй выходы которого подключены к входам синхронизации регистров, четвертый вход - к второму входу элемента И, пятый вход к входам управления первого и второго ПЗУ соответственно через инвертор и непосредственно, шестой и седьмой выходы являются выходами Готовность данных" и "Конец цикла преобразования". 2 с, и 1 э.п,ф-лы, 5 ил.Изобретение относится .к измерительной техНике, а именно к многока- нальному аналого-цифровому преобраэо. ванию динамических сигналов,и может использоваться в системах сбора ин.формации от большого числа аналоговых датчиков.Целью изобретения является уменьшение времени преобразования.Изобретение позволяет при формировании И-разрядной оценки очередного входного сигнала одновременно фор мировать оценки входных сигналов в каждом из последующих каналов до тех пор, пока входные сигналы в этих каналах уравновешиваются эталонным сигналом так же, как очередной входной сигнал, запоминать эти промежуточные оценки и производить уравновешивание каждого очередного сигнала, начиная со своего уровня эталонного сигнала, в соответствии со значениями промежуточных оценок, полученных в процессе поочередного уравновешивания всех предыдущих входных сигналов, что сокращает полное время преобразования.На фиг. 1 изображена функциональная схема описываемого преобразователя; на фиг. 2 - то же, блока сравнения; 30 на фиг, 3 - то же, блока управления; на фиг. 4 приведен граф переходов для составленНЙ таблицы программирования постоянного запоминающего устройства (ПЗУ); на фиг,5 даны временные диаграммы, поясняющие работу многоканального аналого-цифрового преобразователя.Преобразователь (фиг.1) содержит Ь компараторов 1 с памятью по числу каналов устройства, цифроаналоговый преобразователь 2, мультиплексор 3, ПЗУ 4, ПЗУ 5, оперативное запоминающее устройство ,ОЗУ) 6 памяти обьемом Ь Я+1-разрядных слов где Н -Ф45 число разрядов устройства, блок 7 сравнения, регистр 8, Ь-разрядный сдвиговый регистр 9, блок 1 О управления, элемент И 11, инвертор 1 2.Блок 7 сравнения (фиг,2) содержит Н элементов 13 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ элемент И-НЕ 14.Блок 1 О управления (фиг,3) содержит Э-триггеры 15 и 16, элемент И 17, двухразрядный счетчик 8 и счетчики по модулю Ь 19 и 20, тактовый генератор 21, дешифратор 22, элемен- ты 23 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, элемент И 24, элементы И-НЕ 25, 26, И 27. На фиг. 4 показан граф переходовдля составления таблицы программирования ПЗУ 4, входящего в состав 4 разрядного устройства. При этом использованы следующие обозначения: врамке 1:Д показано десятичное содержимое четырех младших. разрядов ячейкиПЗУ 4, являющихся первыми выходамиблока 4; над рамкой показан десятичный адрес этой ячейки и приведенозначение О/1 условия ветвления, поступающего на старший адресный входдс весом 2 с выхода мультиплексора 3.Причем содержимое старшего разрядаячеек ПЗУ 4, являкщегося вторым выходом блока 4, равно нулю в ячейкахс четными адресами и единице - с нечетными адресами,На временных диаграммах фиг,5)показаны измеряемые сигналы П -11,эталонный сигнал П ЦАП 2, величинаП амплитудного диапазона устройства,времяодного такта преобразования,сигналы Б и 82 на первом и второмвходах блока 10 и сигналы С 2 - С 8соответственно на втором - седьмомвыходах, сигналы АО-А 1 и ВО-В 1 на выходах счетчиков 19 и 20 соответст -венно, сигнал БР на выходе элементаИ 17 и сигнал И/К на входе "Запись//чтение" ОЗУ 6. Кроме того, на диаграммах отмечены моменты ; выработки сигнала СЗна входах стробированияпамяти компараторов,где =0,1,11.Многоканальный аналого-цифровойпреобразователь работает следующим образом.На первые входы компараторов 1.01.Ьпоступают измеряемые сигналыП -П . которые сравниваются с эталонным сигналом О ЦАП 2, которыйявляется аналоговым эквивалентомдвоичного содержимого регистра 8. Результаты этих сравнений поступают наинформационные входы мультиплексора3, на адресных входах которого и ОЗУ6 в течение каждого такта преобразования блок 1 О управления формируетпоследовательность всех номеров каналов устройства, в результате чего настарший и младшие адресные входы ПЗУ4 поочередно подаются выходные сигналы компараторов и содержимое ячеекОЗУ 6. Это обеспечивает поочередноеформирование в течение каждого тактапреобразования оценок всех входныхсигналов П -П, по алгоритму последовательного приближения на выкопах55 ПЗУ 4, в котором хранится таблицасостояний М-разрядного регистра последовательного приближения ,нафиг,4, например, приведен граф переходов 4-разрядного регистра последовательного приближения на ПЗУ 4).При этом на интервале, в течение которого на адресных входах мультиплексора 3 и ОЗУ 6 установлен номер 1-гоочередного канала, сигнал Б которого поразрядно уравновешивается эта -лонным сигналом Пц, и, таким образом,на выходах ПЗУ 4 сформирован цифровой эквивалент следующего значенияэталонного сигнала, уравновешивающегосигнал Б, блок 10 управления вырабатывает сигналы записи в ОЗУ 6 этого цифрового эквивалента и переписиего с выходов ОЗУ 6 в регистр 8, атакже сигнал стробирования компараторов 1, в памяти которых при этомзапоминаются результаты сравнениявходных сигналов Б, -Б;., с предыдущим значением эталонного сигнала П, .В соответствии с занесенным в регистрцифровым эквивалентом следующего значения эталонного сигнала П происходит установка выходного сигнала ЦАП2, а за время с этого переходногопроцесса происходит формирование последовательности оценок входных сигналов в других каналах путем поочередной подачи на адресные входы ПЗУ 4хранящихся в памяти компараторов результатов сравнения и предыдущих оценок, хранящихся в ОЗУ 6, Запись этихоценок с выходов ПЗУ 4 в соответствующие ячейки ОЗУ 6 осуществляетсяпо сигналам блока 10 управления, которые поступают на один вход элемента И 11, на другой вход которогов течение времени т поочередно поступают с выхода регистра 9 сигналы,сформированные в предыдущем такте путем последовательного занесения врегистр 9 результатов сравнения содержимого регистра 8 с содержимымкаждой ячейки ОЗУ 6. Причем послезаписи с выходов ПЗУ 4 в ОЗУ 6 оценки входного сигнала соответствующегоканала (или сохранения предыдущегосодержимого этой ячейки в случае запрещающего запись сигнала на выходерегистра 9 на интервале адресацииэтой ячейки) содержимое этой ячейкиОЗУ 6 сравнивается с содержимым регистра 8, результат сравнения заносится с выхода блока 7 .соавнения в 15 20 25 30 35 40 45 50 регистр 9. Таким образом, за времяв регистре 9 формируется последовательность сигналов, разрешающих//запрещающих запись в ОЗУ 6 содержимого ПЗУ 4 в следующем такте преобразования, Причем, если содержимоеячейки ОЗУ 6 равно содержимому регистра 8, то формируется сигнал, разрешающий запись в эту ячейку ОЗУ 6, впротивном случае - запрещающий запись сигнал, Это позволяет при поразрядном формировании М-разрядной оценки входного сигнала в очередном канале одновременно формировать оценкикаждбго из последующих сигналов, которые уравновешиваются эталонным сигналом так же, как очередной сигнал,и запоминать оценки последующих входных сигналов в те моменты, когдаэталонный сигнал максимально приближен к этим входным сигналам извсех возможных его приближений в так.тах уравновешивания всех предыдущихи очередного входных сигналов. В случае, когда в очередном канале входной сигнал оказывается оцененным сточностью в М двоичных разрядов, навтором выходе ПЗУ 4 формируется единичный сигнал, который заносится встарший разряд ОЗУ 6 и с его выходапоступает на второй вход блока 10,который при этом вырабатывает синхро -сигнал "Готовность данных", по которому с выходов ОЗУ 6 считывается И -разрядная оценка входного сигнала вочередном канале. После этого очередным становится канал со следующим порядковым номером, поразрядное уравновешивание входного сигнала которогоначинается с уровня эталонного сигнала, цифровой эквивалент которогосформирован к этому моменту в соответствующей его номеру ячейке ОЗУ 6 впроцессе уравновешивания всех предыдущих входных сигналов,При таком способе преобразованиявходных сигналов уже при формированииИ в разрядн оценки за И тактов тольков одном канале формируются оценкистаршего, И-го разряда каждого входного сигнала Ц, -П;, в такте сравнения этих сигналов с эталонным сигналом, равном половине амплитудного диапазона П устройства, сразу же формируются оценки Ч -1-го разряда тех входных сигналов, которые расположены в той же половине амплитудного диапазона Б , что и очередной51858 6 5 14 входной сигнал, уравновешиваемый эталонным сигналом, и т.д. А при формировании М-разрядной оценки за Итактов в одном канале, сигнал которого расположен в другой половине амплитудного диапазона Б чем входной сигнал, оценка которого сформирована за И тактов, сразу же формируется оценка И-го разряда всех тех входных сигналов, которые расположены в той же половине амплитудного диапазона, что и этот очередной сигнал, и т,д, Таким образом, на получение .И-разрядных оценок всех 2 входных сигналов О,-П р, затрачивается Б тактов в лучшем случае, когда все входные сигналы равны между собой с точностью до двух квантов, П /2 иИ+2(И)+2 (М)+ + +2 Р (Б-р) тактов в худшем случае, когда во всех каналах входные сигналы имеют различные .значения. С учетом того, что в устройстве на счи-. тывание Я-разрядной оценки в.каждом канале затрачивается время, равное/2 , полное время Т преобразоваРния всех 2 сигналов равно: (Я+1) с Т(2 И+1-3 2 )р Р1:1Так например, на фиг,5 приведены временные диаграммы сигналов, форми-. руемых в 4-разрядном преобразователе в процессе уравновешивания сигналов Б -П . Цикл преобразования сигналов иницйируется импульсом 81, поступаю" щим на второй вход преобразователя, В соответствии с низким уровнем этого импульса 81 4-разрядный сдвиговый регистр 9 (фиг,1) и счетчики 18, 19 и 20 блока 10 управления (фиг.З) устанавливаются в нулевое, а триггеры 15 и 16 блока 10 - в .единичное состояния, При этом единичный сигнал триггера 15 разрешает прохождение через элемент И 17 импульсов ЯР тактового генератора 21, которые начинают поступать на входы суммирования счетчика 18 и стробирования - дешифратора 22 с моментаокончания импульса 81, в результате чего на выходах блока 10 управления формируется последовательность управляющих сигналов (фиг,5). А в соответствии с единичным сигналом С 2 триггера 16, поступающим на вход управления ПЗУ 5 и (через инвертор 1 2) на вход управления ПЗУ 4, выходы ПЗУ 5 подключают 5 1 О 5 20 25 30 35 40 45 50 55 ся, а ПЗУ 4 отключаются от информа -ционных входов ОЗУ 6, Таким образом,на младшие и старший информационныевходы ОЗУ 6 поступают соответственноцифровой эквивалент сигнала 8 П/16и нулевой бит; хранящиеся в ячейкеПЗУ 5. Это содержимое ПЗУ 5 поочередно заносится на интервале 1, - в нулевую - третью ячейки ОЗУ 6 в соответствии с кодом АО-А счетчика 19,поступающим на адресные входы мулвтиплексора 3 и ОЗУ 6, и импульсами записи высокого уровня, поступающимина вход "Запись/чтение" ОЗУ 6 с выхода элемента И 11, на один вход которого поступают импульсы с первоговыхода дешифратора 22, управляемогосчетчиком 18, а на другой - последо-.вательно выдвигаемое на инверсный выход старшего разряда содержимое регистра 9, синхронизируемого импульсами С 5 с третьего выхода дешифратора 22, При этом, когда код АО-А 1 счетчика 1 9 равен коду ВО-В счетчика 20,.в котором хранится номер-очередногоканала, сигнал которого поразрядноуравновешивается сигналом П, на выходе элемента И-НЕ 26 вырабатываетсяимпульс СЗ стробирования памяти компараторов 1, а на выходе элементаИ 27 - импульс С 4 синхронизации регистра 8. Так, на интервале , -, врегистр 8 заносится двоичный кодвосьмерки, в соответствии с которымк моментусигнал Б устанавливается равным 8 П /16, а за время установления сигнала Б осуществляетсязанесение двоичного кода восьмеркив первую ячейку ОЗУ 6, сравнение еесодержимого с содержимым регистра 8и занесение результата сравнения свыходов блока 7 в регистр 9 путемсдвига его содержимого на один разряд вправо, затем - занесение двоичного кода восьмерки во вторую ячейкуОЗУ 6, сравнение ее содержимого ссодержимым регистра 8 и занесениерезультата сравнения с выходов блока 7 в регистр 9 и т.д, Таким образом, кмоменту 1, устройство оказывается установленным в начальное состояние, т.е, сигнал П равен 8 Б /16,содержимое каждой из четырех ячеекОЗУ 6 равно двоичной восьмерке, а врегистре 9 сформирована последовательность сигналов, разрешающих запись всех четырех ячеек ОЗУ 6 в следующем такте С-, . По импульсу пе7 14518 реноса ЪЗ" счетчика 19 триггер 16 устанавливается н момент Т в нуле(вое состояние, в результате чего с этого момента ПЗУ 5 отключается, аВ ПЗУ 4 подключается к информационным входам ОЗУ 6. На интервале С-Т по импульсу СЗ в памяти компараторов запоминаются результаты сравнения сигналов П -Б с сигналом Бц, равным 80 /16. В соответствии с последовательностью этих результатов сравнения, поступающих на вход ПЗУ 4, и двоичных номеров каналов АО-А 1, формируемых на адресных входах мультиплексора 3 и ОЗУ 6, на выходах ПЗУ 4 формируются коды двоичных чисел 4,12, 1 2 и 4 (фиг.4), которые поочередно заносятся в ячейки ОЗУ 6 и сравниваются с содержимым регистра 8, в который по импульсу С 4 был занесен дноичный код числа 4. Таким образом, к моменту Т сигнал 11 ранен 4 Б /16, содержимое нулевой - третьей ячеек ОЗУ 6 равно соответственно 4,12, 12 2 Б и 4, а в регистре 9 сформирована последовательность сигналов, разрешающих запись в нулевую и третью ячейки ОЗУ 6 и запрещающих запись в первую и вторую ячейки ОЗУ 6 в тактеНа интервале 1 -1 по импульсу СЗ в памяти компараторов 10-1.3 запоминаются результаты сравнения сигналов П -аз с сигналом Б, равным 4 Б /16, на выходах ПЗУ 4 поочередно формируются коды двоичных чисел 2,14, 14 и 2 в соответствии с выходными сигналами компараторов 1.0-1,3 и предыдущим содержимым нулевой - третьей ячеек ОЗУ 6, В соответствии с 40 содержимым регистра 9 в нулевую и третью ячейки ОЗУ 6 записываются двоичные коды числа 2, а в первой и второй ячейках ОЗУ 6 сохраняются двоичные коды числа 12. Содержимое ячеек ОЗУ 6 сравнивается с содержимым регистра. 8, в который по импульсу С 4 был занесен двоичный код числа 2. Таким образом, к моменту С сигнал Б равен 2 П /16, содержимое нулевой - тре- б тьей ячеек ОЗУ 6 равно соответственно 2,12,12 и 2, а в регистре 9 сформирована последовательность сигналов, разрешающих запись в нулевую и тре" тью ячейки ОЗУ 6 и запрещающих запись 5 в первую и вторую ячейки ОЗУ 6 на интервале 1-1 ь. На интервале й -Тэ по импульсу СЗ н памяти компараторов 1,0-1.3 запоминаются результаты срав 58 8нения сигналов П -Б с сигналом П,равным 2 Б /16, на выходах ПЗУ 4 последовательно формируются коды чисел3,14,14 и 3 в соответствии с выходными сигналами компараторон 1 и предыдущим содержимым нулевой - третьейячеек ОЗУ 6. В соответствии с содержимым регистра 9 в нулевой и третьейячейках ОЗУ 6 сохраняются предыдущиекоды числа 12. Это содержимое сравнивается с содержимым регистра 8, вкоторый по импульсу С 4 был занесендвоичный код числа 3, Таким образом,к моменту й сигнал П равен ЗБ /16,содержимое нулевой - третьей ячеекОЗУ 6 равно соответственно 3,12,12и 3, а в регистре 9 сформирована последовательность сигналов, разрешающих запись в нулевую - третью ячейкиОЗУ 6 и запрещающих ее в первую ивторую ячейки ОЗУ 6 на интервале6-1 4На интервале С -4, когда адресуется очередной нулевой канал, навтором выходе ПЗУ 4 формируется единичный сигнал, так как при формировании конечной 4-разрядной оценкисигнала Б адресуется нечетная ячейка ПЗУ 4, При записи этой конечной4-раэрядной оценки сигнала П с выходов ПЗУ 4 в ОЗУ 6 на вход схемы 25блока 1 О поступает единичный сигнал82, н соответствии с которым на седьмом выходе блока 10 вырабатываетсясигналГотовность данных", по которому с выходов ОЗУ 6 считывается 4 разрядная оценка сигнала Бо, а содержимое счетчика 20 увеличиваетсяна единицу и, таким образом, очередным становится первый канал. На интервале - по импульсу С 4 содержимое первой ячейки ОЗУ 6, равноедвоичному числу 12, заносится в реистр 8, в соответствии с содержимымрегистра 9 н третью ячейку ОЗУ 6 заносится с выходов ПЗУ 4 конечная 4 разрядная оценка сигнала 11, равнаядвоичной тройке, а в соответствиис результатами сравнений чисел 12,12,3 и 3 с содержимым регистра 8,равным двоичному числу 12, в регистре 9 формируется последовательностьсигналов, разрешающих запись в первуюи вторую ячейки ОЗУ 6 и запрещающихзапись в нулевую и третью ячейкиОЗУ 6 на интервале е -б. Посколькустарший иэ 4-разрядных оценок сигналов Б и П разряд был определенв момент 1 одновременно с оценкой10 1451858 9этого разряда для сигналов У и Б, то за три такта Тб-Т, 1 -йб и СВ -Т формируется 4-разрядная оценка очередного сигнала Б, путем его уравновешивания сигналом Бц, а одновременно с этим формируется 4-разрядная оценка сигнала Ц, так как сигналы Б, и Б равны между собой, На интервале- происходит. считывание 49 Вразрядной оценки сигнала 13, на интервале й, - - 4-разрядной оценки сигнала У, а на интервале , -1 о 4-разрядной оценки сигнала УВ, которая была сформирована одновременно с оценкой сигнала У , так как сигналы Б и 0 равны между собой.Таким образом, 4-разрядные оценки четырех входных сигналов сформированы за восемь тактов в отличие от известного способа, при котором на их формирование затрачивается 1 б тактов.Как показано выше, описанный способ позволяет получить М-разрядные оценки всех 2 входных сигналов заР время Т равное (0+1) С, й.Т(2Н+Рф)=1 Рменьше времени 2И т, затрачиваемого на формирование И-разрядных оценок Рвходных сигналов известным способом. Формула изобретения 1. Способ многоканального аналогоцифрового преобразования, заключающийся в поразрядном уравновешивании входных сигналов поочередно в каждом канале, начиная с первого, путем сравнения текущего входного сигнала очередного канала с уровнями эталонного сигнала, и формировании выходного кода, о т л и ч а ю щ и й с я тем, что, с целью уменьшения времени преобразования, сравнение текущего входного сигнала очередного канала с уровнями эталонного сигнала осуществляют одновременно со сравнением с ними текущих входных сигналов остальных каналов, формируют коды результатов сравнения в каналах и в момент первого их несовпадения для очередного канала запоминают коды соответствующих остальных каналов, а в качестве начального уровня эталонного сигнала для очередного канала используют уро. вень, соответствующий запомненному коду данного канала. 2. Многоканальный аналого-цифровойпреобразователь, содержащий компараторы по числу каналов устройства, 5первые входы которых являются входными шинами, вторые входы соединены свыходом цифроаналогового преобразователя, входы которого соединены с соответствующими выходами первого регистра, а выходы компараторов соединены с соответствующими информацион -ными входами мультиплексора, адресные входы которого подключены к первым выходам блока управления, первый 15 вход которого является входом запуска, о т л и ч а ю щ и й с я тем,что в него введены блок сравнения,элемент И, инвертор, второй регистр,два постоянных запоминающих устройства и оперативное запоминающее устройство, первый и второй информационныевходы которого соединены соответственно с первым и вторыми выходамипервого и второго постоянных запоми нающих устройств, первый адресныйвход первого из которых подключен квыходу мультиплексора, адресный входвторого постоянного запоминающегоустройства соединен с общей шиной, Зц второй адресный вход первого запоминающего устройства подключен к первому выходу оперативного запоминающегоустройства и является выходной шиной,а управляющий вход через инверторобъединен с управляющим входом второго постОянного запоминающего устройства и подключен к второму выходублока управления, третий и четвертыйвыходы которого соединены соответственно с входами стробирования соответствующих компараторов и входомсинхронизации первого регистра, информационный вход которого объединенс первым входом блока сравнения и 45 подключен к первому выходу оператив -ного запоминающего устройства, второйвыход которого подключен к второмувходу блока управления, пятый выходкоторого соединен с входом синхронизации второго регистра, вход установки нуля которого является шиной запуска, информационный вход - с выходом блока сравнения, а выход - с первым входом элемента И, второй вход 55 которого соединен с шестым выходомблока управления, а выход - с управляющим входом оперативного запоминающего устройства, при этом второй входблока сравнения соединен с выходом11 14 первого регистра, первые выходы блока управления подключены к адресным входам оперативного запоминающего уст,ройства, а седьмой и восьмой выходы являются соответственно второй и третьей выходными шинами, причем первые выходы блока управления являются четвертой выходной шиной.13, Преобразователь по и. 2, о тл и ч а ю щ и й с я тем, что блок управления выполнен на двух триггерах, трех счетчиках, тактовом генераторе,. дешифраторе, элементах ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, И, И-НЕ, причем Б-входы первого и второго триггеров объединены с первым входом первого элемента И, входами установки нуля счетчиков и являются первым входом блока, второй вход которого соединен с первым входом первого элемента И-НЕ, второй вход которого подключен к инверсному выходу второго триггера, прямой выход которого является вторым выходом блока, С-вход соединен с выходом переноса первого счетчика, Э-вход подключен к общей шине, вход суммирования первого счетчика соединен с выходом переноса второго счетчика, а выходы являются первьми выходами блока и подключены к соответствующим первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, вторые входы которых 51858 12соединены с соответствующими выходами третьего счетчика, а выходы черезвторой элемент И соединены соответственно с третьим входом первого элемента И-НЕ, первым входом второгоэлемента И-НЕ и первым входом третьего элемента И,второй вход которогообъединен с четвертым входом первогоэлемента И-НЕ и подключен к первомувыходу дешифратора, второй выход которого соединен с вторым входом второго элемента И-НЕ, а третий и четвертый вьиоды являются соответственнопятым и шеЕтым выходами блока, третьим -и четвертым вьиодами которогоявляются соответственно выходы второго элемента И-НЕ и третьего элементаИ, при этом выход первого элементаИ-НЕ является седьмым выходом блокаи соединен с суммирующим входом третьего счетчика, вьиод переноса которого является восьмым выходом блокаи соединен с С-входом первого тригге ра, П-вход которого подключен к общей шине, а выход подключен к второму входу первого элемента И, третийвход которого соединен с вьиодом тактового генератора, а выход подключен ЗО к входу суммирования второго счетчика и входу стробирования дешифратора,информационные входы которого соеди -иены с соответствующими выходами второго счетчика.145 85810 1 2 т. 3 15 б 7 8 Ф 4011 1 б Йп б б фУГ. н Составитель В. МахнановТехред М.Ходаннч Корректор М. Самборска Редактор А, Маковс 9 Заказ 7091/55 ТиражВНИИПИ Государственного комите113035, Москва по изооретеннЖ, Раушская Проектная Производственно-полиграфическое предприятие, г. Ужгород Л СХ СУ С 7 С 8 40 ,41 Подписноеи открытиям при ГКНТ СССб., д, 4/5