Устройство для функционального контроля больших интегральных схем

ОЮЗ СОВЕТСН ОЦИАЛИСТИЧРЕСПУБЛИК А 12 К 31 ИСАНИЕ ИЗОБРЕТЕН Е 1 ЕПЬСТ К АВТОРСКОМУ счет самопроверпользуемых присигналов, сигнаполучения досто троля за ьности и и к рав о оверной талоннь рованияцы эталй БИС. мас таб,И. ых сигналов поройство содержи бл параторов, пя к задержки, б аналоговых ко триггеров, бл мутации, блок тестовых посл ок ком блокформиий комму нхронизации вательносте мьппленность, 1980,ьсов, логиче тельный блок рователь импутатор, вычислный блок, Эакого коммутат конта 7,ется возтываниярмации о обесп можность периодического счи эталонной информации и инфо маскировании, хранящейся в ной памяти блока тестовых п тельностей, и передача ее в тельный блок для контроля п ности. Считывание производи высокой частоте, Этим обесп проверка используемой при к информации, что повьппает ег верность. 5 з.п. ф-лы, 4 ил оператив оследова ычисли иль тся ечиваетсонтролео достоОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Эйдукас Д,10., Орлов Б,В. Измерение параметров цифровых интегральных микросхем, М.: Радио и связь, 1982, с,25, 263.Электронная проУ 6, с.28.Попель Л,М Данилин Н.Н. Обзоры по электронной технике, Сер, вып, 13. М,: ЦНИИ "Электроника", 1981, с. 23-43.Авторское свидетельство СССР У 1109687, кл, С 01 К 31/28, 1983, (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬ 1 ИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля больших интегральных схем (БИС), Цель изобретения - повьппение достоверносчет введения логичес 2990Изобретение относится к контрольно-измерительной технике и можетбыть использовано для контроля БИС,Цель изобретения - повышение достоверности контроля БИС за счет проверки правильности используемых приконтроле эталонных сигналов, сигналов маскирования и получения достоверной таблицы эталонных сигналов поэталонной БИС, ЮНа фиг,1 приведена схема устройства на Аиг,2 - схема блока тестовыхпоследовательностей; на фиг.З - схема логического коммутатора; на фиг,4 временные диаграммы работы устройства,Устройство (Аиг,1) содержит блок1 аналоговых компараторов, первый 2,второй 3, третий 4, четвертый 5 ипятый 6 П-триггеры, блок 7 задержки, 20блок 8 коммутации, блок 9 синхронизации, блок 1 О тестовых последовательностей, формирователь 11 импульсов, логический коммутатор 12, вычислительный блок 13, контактный 25блок 14 и выход 15,Блок 1 аналоговых компараторов(фиг.1) содержит первый 16 и второй17 дифференциальные усилители. Блок8 коммутации (Аиг,1) содержит первый 3018 и второй 19 элементы И, первыйэлемент ИЛИ 20, Вычислительный блок13 (фиг,1) содержит блок 21 согласования и ЭВМ 22.Блок 1 О тестовых последовательностей содержит Аормирователь 23 адресов, блок 24 оперативной памяти иформирователь 25 контрольных сигналов.Логический коммутатор 12 (Аиг.З) 40содержит второй 26, шестой 27 четвертый 28, третий 29,пятый ЗО, седьмой 31, восьмой 32, девятый 33, одиннадцатый 34 и десятый 35 элементы ИЛИ.Блок 1 аналоговых компараторов 45предназначен для сравнения сигналов,поступающих от контролируемой БИС, сопорными напряжениями (уровнями "1"и "0), Аормируемыми программируемыми источниками ц, 1, 1 э2, 50Триггеры 2 и 3 предназначены длязапоминания выходных состояний соответствующих усилителей 1 б и 17 блока1 аналоговых компараторов, Усилитель16 конструктивно объединен с триггером 2 памяти и выполнен на микросхеме 597 СА 1, Аналогичным образом усилитель 17 совмещен с триггером 3 в.указанной микросхеме,5 2Триггер 4 служит для временного хранения сигнала управления выбором (посредством блока 8 коммутации) соответствующего усилителя 16 и 17 блока 1, триггер 5 - для временного хранения сигнала. маскирования, формируемого блоком 10 тестовых последовательностей, а триггер 6 - для формирования выходного сигнала, несущего информацию о результате контроля("годен-брак"), а также фиксирования информации сигналов маскирования, эталонной инАормации или выходной информации с выхода заведомо годной БИС (в зависимости от режима работы логического коммутатора 12), Триггеры 4- 6 выполнены на микросхемах 500 ТМ 23Блок 7 задержки служит для задержки строб-импульсов, поступающих с выхода блока 9 синхронизации, и передачи задержанных импульсов на стробирующий вход триггера 6, Блок задержки выполнен на стандартных элементах задержки, в качестве которых применены микросхемы серии 500.Блок 8 коммутации служит для пропускания сигналов поступающих с выходов триггеров 2 и 3, на логический коммутатор 12 по сигналам управления, поступающим с прямого и инверсного выходов триггера 4, Блок 8 коммутации выполнен на микросхеме 500 ЛМ 102,Блок 9 синхронизации предназначен для Аормирования тактовых импульсов с программируемыми временными параметрами: задержками и длительностями, обеспечивающими тактирование и построение временной диаграммы работы устройства при функциональном контроле БИС, В качестве блока 9 синхронизации использован стандартный блоксинхронизации.Блок 10 тестовых последовательностей предназначен для формирования контрольных последовательностей, поступающих на входы формирователя 11 импульсов, и установки (перевода) последнего в третье состояние, Аормирования сигналов эталонной информации, поступающих через триггер 4 на логические элементы И 18 и 19 блока 8 коммутации, для сравнения с выходными сигналами блокааналоговых компараторов, поступающими черезтриггеры 2 и 3 на другие входы элементов И 18 и 19 блока 8 коммутации.Кроме того, блок 10 служит для формирования сигнала останова, поступаю 3 129 9 щего в блок 9 синхронизации с выхода формировате.я 23 адресов, а также для Формирования сигналов маскирования, поступающих с выходов блока 24 через триггер 5 на вход элемента Ю 1 И 31 и логического коммутатора 12.Формирователь 23 адресов совместно с блоком 24 оперативной памяти представляет собой буферную память, выполненную на микросхемах К 1500 РУ 415 1 О со стандартными сигналами управления,Формирователь 11 импульсов служит для формирования импульсных сигналов с уровнями выходных напряжений, со ответствующих заданным опорным уровням напряжений, а также для задания формируемых напряжений на выводы контролируемой БИС, он реализован по схеме формирователя типа "три со стояния Логический коммутатор 12 предназначен для организации различных режимов роботы устройства, предусматривающих проверку используемой информации для контроля БИС и собственно контроль последней всоответствии с достоверной информацией, Этирежимы следующие:"Проверка эталонной 30информации;"Проверка сигналов маскирования"; "Контроль"; "Режим считывания информации с заведомо годной(эталонной) БИСн (нСчитывание")Логический коммутатор 12 выполнен намикросхемах 500 ЛМ 102,Вычислительный блок 13 служит длядолговременного хранения информации -программы контроля в оперативной памяти ЭВМ 22, передачи этой информации через блок 21 согласования (интерфейс) в блок 9 синхронизации,блок 10 тестовых последовательностейи логический коммутатор 12, а такжедля обработки результата контроля, 45поступающего с выхода триггера 6, Вкачестве вычислительного блока 13применен вычислительный комплекс15 ВУМС-043.Контактный блок 14 служит для 50обеспечения подключения выводов конт.ролируемой БИС к входу блока 1 аналоговых компараторов и выходу формирователя 11. В качестве контактногоблока 14 использовано стандартное 55подключающее устройство УК,Выход 15 служит для подключениясредств записи и хранения информациипри реализации режима считывания ин 05формации с заведомо годной (эталонной) БИС (магнитную ленту, диск, ит,п,),Работа устройства при контролеБИС по одному выводу происходит следлошим образомРежим "Контроль",В контактный блок 14 помещаетсяконтролируемая БИС, Перед началомработы из вычислительного блока 13осуществляется запись информации вблок 9 синхронизации, блок 1 О тестовых последовательностей и логический коммутатор 12. В блок 9 синхронизации заносится информация о временных параметрах формируемых импульсов(о величинах периода, задержки и длительности), поступающих на стробирующие входы триггеров 2 и 3 и входыФормирователей 23 и 25 блока О тестовых последовательностей. В блок 1 Отестовых последовательностей записывается программа функциональногоконтроля проверяемой БИС: в формирователь 23 адресов записывается стартовый и стоповый адреса контроля; вблок 24 - последовательность контрольных сигналов, сигналов установки Формирователя 1 в третье состояние, эталонной информации и сигналовмаскирования, Затем осуществляетсяустановка уровней опорных напряжений П1, П2 блока ) аналоговыхкомпараторов и уровней логических сигналов формирователя 11 импульсов (11 - уровень "лог.О", 13 - уровень "лог,1"), Логический коммутатор 12устанавливается в режим "Контроль".При этом на входах элементов ИЛИ 26и 2 (Фиг.3) устанавливается уровень"0". Следовательно, элементы ИЛИ 32,33, 35 будут заблокированы (на ихвыходах также будет установлен уровень "0"). Предположим что с момента .времени (Фиг.4) проверяемая БИС по одному выводу является источником (генератором) сигнала. По окончании процесса записи информации из вычислительного блока 13 в соответствии с программой контроля БИС по одному выводу осуществляется пуск блока 9 синхронизации, который вырабатывает тактовые импульсы с периодом следования Т (фиг,4 а). Эти импульсы по"оступают на стробирующие входы триггеров 4 и 5, вход блока 7 задержки и входы Формирователей 23 адресов и 251 О 15 20 25 контрольных сигналов, входящих н состав блока 10 тестовых последовательностей, На информационные входы триггеров 4 и 5 с выходов блока 1 О тестовых последовательностей поступает эталонная информация и сигналы маскирования (фиг.4 б, н соответственно).Тактовые импульсы, поступающие на стробирующие входы триггеров 4 и % фиксируют эту информацию и на выходах укаэанных триггеров формируются сигналы эталонной информации и сигналы маскирования, приведенные на фиг.4 г, д, соответственно.В момент временина стробируюищие входы триггеров 2 и 3 с выхода блока 9 синхронизации поступает строб-импульс с задержкой Т, величина которой не превьппает периода Т следования тактовых импульсов (фиг,4 е), С выхода формирователя 25 контрольных сигналов блока 1 О (фиг.2) на второй вход формирователя 11 импульсов поступает сигнал установки формирователя н третье состояние, Независимо от сигнала на первом входе формирователя 11 в момент времениосуществляется перевод его в третье состояние, при котором формирователь 11 импульсон отключен от вывода контролируемой БИС, являющегося ее выходом. В этом случае контролируемая БИС является источником сигнала по рассматриваемому выводу и формирует выходной сигнал, поступающий на входы усилителя 16 и 17 блока 1 аналоговых компараторов (фиг.4 ж),В блоке 1 аналоговых компараторов происходит сравнение этого сигналас уровнями 1" и 0, задаваемымиисточниками 1 1, Н 2 опорных напряжений, По достижении контролируемым сигналом уровня "0 срабатывает усилитель 17 блока 1 аналоговыхкомпараторов (фиг,4 ж , момент времени Сэ), и на выходе усилителя 17формируется сигнал "1", поступающийна информационный вход триггера 3(фиг.4 и. Аналогичным образом подостижении контролируемым сигналомуровня "1" срабатывает усилитель 16(фиг.4 ж, момент времени с ) и наего выходе формируется сигнал уровня "0", поступающий на информационный вход триггера 2 (фиг,4 к),30 35 40 50 55 По переднему фронту строб-импульса, поступающего на стробирующие нходы триггеров 2 и 3, осуществляется запись информации, установленной на информационных входах этих триггеров, На выходах триггеров 2 и 3 устанавливаются сигналы (фиг,4 л, м соответственно), Эти сигналы поступают на первые входы элементов И 18 и 19 блока 8 коммутации, на вторые входы которых подаются сигналы эталонной информации с прямого и инверсного выходов триггера 4, С момомента времени 1 до момента1времени Счерез блок 8 коммутации проходит сигнал с выхода триггера 3 - информация аналогового компаратора нижнего уровня, так как сигнал с инверсного выхода триггера 4 разрешает прохождение информации с выхода триггера 3. В интервале времени 1 -1: через блок 8 коммутации проходит йнформация с ныхода триггера 2. Сигнал с выхода блока 8 коммутации (фиг,4 н) поступает на первый вход элемента ИЛИ 30 логического коммутатора 12. В интервале временина первый вход логического элемента ИЛИ 31 с выхода триггера 5 поступает сигнал маскирования("лог,1"), разрешающий прохождение информации с выхода блока 8 коммутации на информационный вход триггера 6 (через логические элементы ИЛИ 30 и 34). Фиксирование этой информации осуществляется по переднему фронту импульсов, проходящих с выхо" да блока 7 задержки на стробирующий вход триггера 6 фиг,4 , моменты нремени Сп, Т, 1 1 ). В интерва 8ле времени 1-С, на первый вход элемента ИЛИ 31 логического коммутатора 2 с выхода триггера 5 поступает сигнал "лог."О", запрещающий прохождение сигналов с выхода блока 8 коммутации на вход триггера 6 через элементы ИЛИ 30 и 34 логического коммутатора 12. В интервале времени й- на вход элемента ИЛИ 31 с ныхода триггера 5 снова приходит сигнал разрешения прохождения информации с выхода блока 8 коммутации через элементы ИЛИ 30 и 34 логического коммутатора на информационный вход триггера 6. Сигналы на выходе логического коммутатора 12 будут появляться лишь н интервалах времени С,-С, 1291905 85 20 25 30 35 40 45 50 55 Сигналы на выходе логического коммутатора 12 в режиме "Контроль" приведены на Фиг.4 п. В момент временипо переднему Фронту импульса с выхода блока 7 задержки на выходе триггера 6 устанавливается "1" - сигнал"Брак", свидетельствующий о неисправности проверяемой БИС (Фиг,4 р),Это означает, что контролируемая импульсная последовательность сигналовне соответствует по своим уровнямзаданным значениям нО" и "1" илисвоему ожидаемому местонахождению,Фиксируемому строб-импульсом, поступающим с выхода блока 7 задержки настробирующий вход триггера 6,Режим Считывание".Этот режим позволяет по заведомогодной БИС составить таблицу истинности, Перед установкой заведомогодной БИС в контактный блок 14 осуществляется запись информации в блок1 О тестовых последовательностей извычислительного блока 13; устанавливаются стартовый и стоповый адресаФормирователя 23 адресов, в блок 24оперативной памяти записывается инФормация контрольных сигналов, причем в ячейки, хранящие эталонную информацию, записывают "О", Формирователь 25 контрольных сигналов устанавливается в режим, необходимый дляпроверки заведомо годной БИС, Как ив режиме "Контроль" осуществляетсяустановка уровней опорных напряжений1, 1, 11, 2 в блоке 1 аналоговыхкомпараторов, напряжений верхнегоЦь и нижнего Ц, уровней формирователя 11, Аналогично режиму "Контроль"заносится информация в блок 9 синхронизации о временных соотношенияхФормируемых тактовых и строб-импульсов. Логический коммутатор 2 устанавливается в режим "Считывание,при котором из вычислительного блока13 на вход элемента ИЛИ 26 подается"1", а на вход элемента ИЛИ 27 - "О",Тем самым блокируется элемент ИЛИ 32,.Триггер 6 сброшен,После установки заведомо годной БИС в контактное устройство 14 осуществляется запуск блока 9 синхронизации. Далее работа устройства в режиме "Считывание" аналогична режиму "Контроль", При этом на выходе триггера 6 формируется таблица истинности; При отсутствии сигнала маски ("О" на выходе триггера 5) интервал времени г.,-г., на информационный входтриггера б поступает информация спрямого выхода триггера 4 через элементы ИЛИ 33 и 35 логического коммутатора 12, а при наличии сигналамаски в интервалы времени 1 -С Сь3на информационный вход триггера 6происходит информация с выхода блока 8 коммутации через элементы ИЛИ30 и 34 логического коммутатора 12,Как видно из Фиг.4 с , в момент временив триггер 6 по переднемуФронту строб-импульса с блока 7 задержки подается "О" с выхода блока 8коммутации, в моменты времениэталонная информация с прямого выхода триггера 4, причем в момент времени Си подается "1", а в моментвремени г., - О,В момент временив триггер 6снова подается "1" с выхода блока 8коммутации через элементы логического коммутатора 12 так как в этотмомент присутствует сигнал маскиро-вания на выходе триггера 5 - уровень "1" , Сигнал на выходе триггера б показан на Фиг.4 т. При установке с каждым пуском стопового адреса Формирователя 23 адресов на выходе триггера 6 формируется полнаятаблица истинности для заведомо годной БИС, которая (таблица) используется в последующем при контроле подобных БИС, Эту информацию записывают посредством средств, подключенных к выходной клемме 15 (магнитнуюленту, диск и т,п.), хранят и используют в готовом виде для контроля однотипных БИС, При этом нет необходимости в дополнительной обработке инФормации (компоновке массивов) илогических операциях преобразования,что также повышает достоверность инФормации и, следовательно, достоверность контроля,Режим "Проверка эталонной информации". Этот режим позволяет оперативно контролировать эталонную информацию на рабочей частоте проверки БИС и в случае необходимости оперативно изменять .ее, Как и в вьппеописанных режимах работы, в режиме "Проверкаэталонной информации" осуществляетсязапись информации из вычислительногоблока 13 в блок 9 синхронизации и вблок 10 тестовых последовательностей, а логический коммутатор 12 ус1; 91 ч 1) 1 О КОНТРОЛЯ 9танавливается в режим "ПровРрка эта- лонной информации", для чего ца вход элемента ИЛИ 26 подается "0", а ца вход элемента ИЛИ 27 - . При этом блокируются элементы ИЛИ 30, 31, 33 5 и 35 логического коммутатора 12 и ца его выходе устанавливается информация с прямого выхода триггера 4 независимо от сигналов с выхода блока 8 коммутации и сигналов маскиро 10 вания с выхода триггера 5, Сигнал на выходе логического коммутатора 12 в режиме "Проверка эталонной информации" приведен на фиг.4 у. В моменты15 времени й , С , С , Е: по переднему5 афронту импульсов, приходящих с блока 7 задержки на стробирующий вход триггера 6, в последнем осуществляется Фиксирование этой информации. На выходе триггера 6 формируется сиг 20 нал, показанный на фиг.4 ф. Этот сигнал поступает на информационную обработку в вычислительный блок 13, который определяет правильность записи эталонной информации в блоке 24 оперативной памяти.Режим "Проверка сигналов маскирования" Аналогично режиму "Проверка эталонной информации" в блок 9 синхронизации и блок 10 тестовых последовательностей заносится информация из. кированияв логическом коммутаторе12, При этом на входы логическихэлементов ИЛИ 26 и 27 логическогокоммутатора 12 из вычислительногоблока 13 поступает "1, элементы ИЛИ 4030, 32, 33, 35 блокируются, и на выходе логического коммутатора 12 устанавливается сигнал с выхода триггера 5 независимо от сигналов с выхода блока 8 коммутации и сигнала с 45прямого выхода триггера 4. Сигнална выходе логического коммутатора 12в режиме "Проверка сигналов маскирования" показан на Фиг,4 х. В моментывремени С -1 эта информация по пе5 8реднему фронту сигналов с выходаблока 7 задержки фиксируется в триггере 6 (Фиг 4 п), с выхода которогопоступает в вычислительный блок 13,где проверяется на соответствие . 55эталонной информации,Тем самым, ца рабочей частоте проверяемого БИС кое.тролирчютсе всеслужебные сиецалье, с помощью которых ОсущестнляР еч я контроль БИС, что ПОЗВОЛЯ РТ УВРЛЕЕЧИТЕ) ДОСТОВРРЦОСТЬ Таким образом, в устройстве для фуеек 1 иоцялеееого контроля БИС по срав еееееию с известцьем устройством помимо режима Контроль реализуются дополнительные режимы самоконтроля, позволяющие в реальном масштабе времени осуществить проверку правильностизаписи ицформации (контроленьех эталонных сигналов и сигналов маскирования в оперативной памяти, а такжепо заведомо годной (эталонной БИС)составить достоверную таблицу истинности для однотипных контролируемыхБИС,Формула изобретения 1. Устройство для функционального контроля больших интегральных схем, содержашее контактный блок и блок компараторов, соединенные входами между собой, блок компараторов первым и вторым выходами соединен соответственно с П-входами первого и второго В-триггеров, соединенных С- входами между собой, прямыми выходами соответственно с первым и вторым входами блока коммутации, соединенного третьим и четвертым входами соответственно с прямым и инверсным выходами третьего П-триггера, у которого С-вход подсоединен к С-входу четвертого 1)-триггера и к входу блока задержки, подсоединенного выходом к С-входу пятого П-триггера, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повыечения достоверности контроля за счет проверки правильности используемых при контроле эталонных сигналов и сигналов маскирования, в устройство введены вычислительный блок, блок тестовых последовательностей, блок синхронизации, формирователь импульсов и логический коммутатор, причем выход формирователя импульсов соединен с входом контактного блока, первый и второй управляющие входы - соответственно с первым и вторым выходами блока тестовых последовательностей, первый и второй сигнальные входы - соответственно с пернкем и вторым входами устройства, первый выход блока синхронизации соединен с С-входом иер5 Ю 15 20 35 40 45 50 11 129 ного У -триггера, второй выход и первый вход - соответственно с первым входом и третьим выходом блока тестовых последовательностей, а вторые входы - с соответствующими выходами вычислительного блока, соединенного входом с выходом пятого Э триггера, соединенного Э -входом с выходом логического коммутатора, соединенного первым входом с выходом блока коммутации, вторым и третьим входами - с соответствующими выходами вычислительного блока, четвертым и пятым входами - соответственно с прямым выходом третьего и прямым выходом четвертого П-триггера, П- входы которых соединены соответственно с четвертым и пятым выходами блока тестовых последовательностей, соединенного вторыми входами с соответствующими выходами вычислительного блока, третьим входом - с третьим выходом блока синхронизации и с С- входом третьего Р-триггера,2. Устройство по п,1, о т л и ч аю щ е е с я тем, что блок тестовыхпоследовательностей содержит формирователь адресов, первый вход которого является соответствующим первымвходом блока и соединен с первым входом формирователя контрольных сигналон, второй вход которого являетсясоответствующим первым входом блока,выходы являются соответственно. первым и вторым выходами блока и третьивходы соединены с первыми выходамиблока оперативной памяти, вторые выходы которого являются соответственно четвертым и пятым выходами блока,первые входы являются соответственно четвертыми входами формирователяконтрольных сигналов и вторыми входами формирователя адресов, соединенного первыми выходами с вторымивходами блока оперативной памяти,второй выход формирователя адресовявляется третьим выходом блока,3. Устройство по п,1, о т л ич а ю щ е е с я тем, что блок компараторов содержит первый и второйдифференциальные усилители, первыевходы которых являются входами блока, вторые входы соединены с соответству 1 ощими шинами опорных напряжений, выходы являются первым и вторымвыходами блока соответственно,4, Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок ком 1 цО 12 мутяиии содержит первый элемент И,первый и второй входы которого являются первым и третьим входами блока,второй элемент И, первый и второйвходы которого являются вторым ичетвертым входами блока, а выход соединен с первым входом первого элемента ИЛИ, выход которого являетсявходом блока, а второй вход соединенс выходом первого элемента И. 5, Устройство по п,1, о т л и ч а ю щ е е с я тем, что логический коммутатор содержит второй элемент ИЛИ, вход которого является вторым входом логического коммутатора, прямой выход соединен с первым входом третьего элемента ИЛИ, инверсный выход - с первым входом четвертого элемента ИЛИ, соединенного вторым входом с первым входом пятого элемента ИЛИ и с прямым выходом шестого злемента ИЛИ, вход которого является третьим входом логического компаратора, а инверсный выход соединен с вторым входом третьего элемента ИЛИ, инверсным выходом соединенного с первым входом седьмого элемента ИЛИ,прямым выходом - с первым входом З 0 восьмого элемента ИЛИ, второй вход которого является четвертым нходом логического коммутатора и соединен с первым входом девятого элемента. ИЛИ, второй вход которого соединенс прямым выходом четвертого элементаИЛИ и с первым входом десятого элемента ИЛИ, вторым входом соединенного с выходом девятого элемента ИЛИ,третьим входом - спрямым выходомседьмого элемента ИЛИ, второй входкоторого является пятым входом логического коммутатора, а инверсный выход соединен с первым входом одиннадцатого элемента ИЛИ, выход которого соединен с выходом десятого элемента ИЛИ и является выходом логического коммутатора, а второй вход одиннадцатого элемента ИЛИ соединен с выходом восьмого элемента ИЛИ, третий вход - с выходом пятого элемента ИЛИ, второй вход которого являетсяпервым входом логического коммутатора. 6, Устройство по и.1, о т л и - ч а ю щ е е с я тем, что вычислительный блок содержит блок согласования, вход которого является входом вычислительного блока, выходы " выэ 2 С 905 14ходами вычислительного блока, а дву- направленными выводами электроннойнаправленные выводы соединены с дву- вычислительной мащицы,Фиг.1 4 о З ф о сс Да фс,Ъ1 Ю триггеру 1 триггеру К блоку 9 синхронизц1291905 с 1 в анов Редакт Тираж 731 Подписно НИИПИ Государственного комитета СССР по делам изобретений и открытий 12025, Москва, Ж, Раушская наб д,4/6