Устройство для распределения заявок по процессорам

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 09) (И) 350 С 06 Г 9/46 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВ 9 ЩЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРГО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Авторское свидетельство СССРВ 957211, кл, С 06 Р 9/46, 1982.2, Авторское свидетельство СССРВ 866560, кл. С 06 Р 9/46, 98(54) (57) 1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕ НИЯ ЗАЯВОК ПО ПРОЦЕССОРАМ, содержащее блок буферной памяти, блок управления, ре гистр готовно сти, ре гистр сдвига, блок элементов И, элемент ИЛИ и элемент И, причем выход элемента ИЛИ соединен с первым входом элемента И, информационный вход блока буферной памяти соединен с информационным входом устройства, а первый выход соединен с информационным входом регистра сдвига, о т л и - ч а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения работы в реальном масштабе времени, в устройство введены блок приоритета, блок коммутации и блок магистральной связи, причем 1 -й вход (1 =1,2 л , где л - количест во процессоров) готовности устройствасоединен с-м входом запуска блока управления, с-м входом первой группы входов блока элементов И и с-м входом группы информационных, входов блока приоритета,-й вход кода установки приоритета которого соединен с 1 -м входом установки устройства, 1 -й выход блока приоритета соединен с-м входом второй группы входов блока элементов И, -й вход третьей группы входов которого соединен с-м управляющим выходом блока управления, первый входкоторого соединен с выходом элемента И и с входом чтения блока буферной памяти, выход состояния которого соединен с вторым входом блокаулравлелия и с входом записи регистра сдвига, инФормационные выходыкоторого соединены соответственно свходами элемента И, а вход сдвигарегистра сдвига соединен с выходомэлемента 1 ЛИ, входы которого соединены соответственно с выходами блока,элементов И и с информационными вхоФдами регистра готовности,-й инверс- Еный выход которого соединен соответственно с 1 -м входом четвертой груп- Ю)лы входов блока элементов И и с-мвходом третьей группы входов блокаприоритета, вход разрешения которого соединен с первым выходом блокакоммутации, первый, второй и третийвходы которого соединены с соответствующими входами установки режимовработы устройства, второй выход -с третьим входом блока управления,а четвертый вход - с четвертым входом блока управления, выходом состояния блока магистральной связии с входом сброса регистра готовности, прямые выходы которого соединеныс соответствующими входами группывходов блока магистральной связи,вход которого соединен с выходом номера задачи и исходных данных блока буферной памяти, причем блокуправления содержит первый элементИ, триггер синхронизации, второй итретий элементы И, элемент задержки,элемент ИЛИ, кольцевой счетчик и1121671 триггер установки, 1 -й вход (- 1,2 О) запускаблока управления соединен с-м входом элемента ИЛИ блока управления, выход которого соединен с первым входом первого элемента И блока управления второй вход которого соединен с вторым входом блока, а выход - с входом установки в единицу триггера синхронизации, выход которого соединен с входом элемента задержки и с входом синхронизации кольцевого счетчика,-й выход которого является-м входом третьей группы входов блока элементов И, первый выход элемента задержки соединен с первым входом второго элемента И, выход которого соединен с входом установки в ноль триггера, синхронизации, второй выход элемента задержки соединен с инверсным входом первого элемента И блока управления, а третий выход соединен с первым вхо. дом третьего элемента И блока управ - ления, второй выход которого соединен с третьим входом блока, выход соединен с вторым входом второго элемента И блока управления, а третий вход соединен с выходом триггера установки, первый вход которого соединен с первым входом бдока, а второй вход соединен с четвертым входом блока.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок приоритета содержит группу из И регистров, первый и второй блоки из О групп элементов И, первую группу элементов ИЛИ, узел поиска левой единицы, вторую группу элементов ИЛИ, причем выходы регистров груп - пы поразрядно соединены с первыми входами первого блока П групп элементов И, вторые входы которых соединены соответственно с первой групИзобретение относится к вычислительной технике и может испольэовать ся в многопроцессорных вычислительных системах (МВС),Известно устройство для распреде 5 ления заданий процессорам, содержапой входов блока, третьи входы соединены соответственно с второй группой входов блока, а выходы первогоблока п групп элементов И соединены соответственно с первыми входами второго блока П групп элементовИ и с входами соответствующих эле -ментов ИЛИ первой группы, выходы которых через узел поиска левой единицы соединены с вторыми входами второго блока я групп элементов И, выходы которых соединены соответственно с первыми входами элементов ИЛИвторой группы, вторые входы которых соединены с входом коммутацииблока, а выходы блока соединены соответственно с выходами элементовИЛИ второй группы. 3, Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок коммутации содержит триггер цикла, первый элемент ИЛИ, триггер приоритета, элемент И и второй элемент ИЛИ,причем первый и второй входы блока соединены соответственно с единичным и нулевым входами триггера цикла и первым и вторым входами первогоэлемента ИЛИ, выход которого соеди -нен с входом установки в ноль триггера приоритета, вход установкив единицу которого соединен с третьим входом блока, единичный выход сое -динен с первым выходом блока, анулевой выход соединен с первым входом второго элемента ИЛИ, второйвход которого соединен с единичным.выходом триггера цикла, нулевой вы -ход которого соединен с первым входом элемента И, второй вход которого соединен с четвертым входом блока, а выход соединен с третьим входом второго элемента ИЛР 1, выход которого соединен с вторым выходом блока. щее блок управления, регистр готовности, элемент ИЛИ, первый регистр сдвига, группу элементов И, первую гРуппу блоков элементов И, группу процессоров, группу регистров номеров задания, гругпу элементов ШИ,35 Известное устройство не может функ 4 О ционировать в составе систем с ма - гистральной структурой связи по причине радиального сопряжения с процессорами. Оно имеет ограниченную область применения из-за отсутствия 45 дисциплин диспетчеризации при числе потребных процессоров для обработки каждой заявки не более одного, Такое нерегламентированное функционирование устройства делает его непри емпемым для МВС реального времени, когда необходимо производить восстановление исходной последовательности обработанных заявок. Кроме того, устройство не обеспечивает приори тетного назначения процессорови поэтому не может быть применено в МВС с неоднородной структурой, когда группу блоков элементов ИЛИ, группу схем сравнения, группу элементов запрета, второй регистр сдвига, вто рую группу блоков элементов И 1 .Устройство не может функционировать в составе систем с магистральной структурой связи вследствие одновременного выделения для выпол - нения задания процессоров, освобождающихся от выполнения предыдущего О задания. Оно не реализует какую-либо конкретную дисциплину распределения заявок по процессорам даже тог. да, когда каждая заявка требует для своей обработки только одного процессора. Кроме того, устройство выдает отказ на выполнение задания, если число свободных процессоров меньше числа потребных процессоров из-за того, что в нем не предусмотрена организация очереди заявок, и не осуществляет приоритетного назначения процессоров, вследствие чего не может быть использовано в МВС с неоднородной структурой. 25Наиболее близким к предлагаемому по технической сущности является устройство для распределения заявок по процессорам, содержащее блок буферной памяти, блок управления, регистр готовности, регистр сдвига, блок элементов И, элемент ИЛИ и элемент И, причем выход элемента ИЛИ соединен с первым входом элемента И, информационный вход блока буферной памяти соединен с информационным входом устройства, а первый выход - с информационным входом регистра сдвига 121. процессоры различаются по производительности и функциональному назначению.Цель изобретения - расширение области применения путем обеспечения работы в реальном масштабе времени . Для достижения поставленной цели в устройство для распределения заявок по процессорам, содержащее блок буферной памяти, блок управления, регистр готовности, регистр сдви: га, блок элементов И, элемент ИЛИ и элемент И,причем выход элемента ИЛИ соединен с первым входом элемента И, информационный вход блока буферной памяти соединен с информационным входом устройства, а первый выход О соединен с информационным входом регистра сдвига, введены блок приоритета, блок коммутации и блок магистральной связи, причем-й вход (- 1,20, где и - количество процессоров) готовности устройства соединен с-м входом запуска блока управления, с-м входом первой группы входов блока элементов И и с-м входом группы информационных входов блока приоритета,-й вход кода установки приоритета которого соединен с-м входом установки устройства, 1-й выход блока приоритета соединен с -м входом второй группы входов блока элементов И, -й вход третьей группы входов которого соединен1с-м управляющим выходом блока управления, первый вход которого соединен с выходом элемента И и с входом чтения блока буферной памяти, выход состояния которого соединен с вторым входом блока управления и с входом записи регистра сдвига, информационные выходы которого соединены соответ ственно с входами элемента И, а вход сдвига регистра сдвига соединен с выходом элемента ИЛИ,входы которого соединены соответственно с выходами блока элементов.И и с информационными входа. ми регистра готовности, , -й инверсный выход которого соединен соответ 1ственно с-м входом четвертой группы входов блока элементов И и с у -мвходом третьей группы входов блокаприоритета, вход разрешения которого соединен с первым выходом блокакоммутации, первый, второй и третий входы которого соединены с соответствующими входами установки режимов работы устройства, второй выход 1121671с третьим входом блока управления, а четвертый вход - с четвертым входом блока управления, выходом состоя. ния блока магистральной связи, и с входом сброса регистра готовнос ти, прямые выходы которого соединены с соответствующими входами группы входов блока магистральной связи, вход которого соединен с выходом номера задачи и исходных данных блока буферной памяти, причем блок управления содержит первый элемент И, триггер синхронизации, второй и третий элементы И, элемент задержки, элемент ИЛИ, кольцевой счетчик и триггер установки, 1 -й вход (1 1,2,п) запуска блока управлениясоединен с 1 -м входом элемента ИЛИ блока управления, выход которого соединен с первым входом первого элемен та И блока управления, второй вход которого соединен с вторым входом блока, а выход - с входом установки в единицу триггера синхронизации, выход которого соединен с входом эле мента задержки и с входом синхронизации кольцевого счетчика, 1 -й выход которого является 1 -м входом третьей группы входов блока элементов И, первый выход элемента задерж ки соединен с первым входом второго элемента И, выход которого соединен с входом установки в ноль триггера синхронизации, второй выход элемента задержки соединен с инверсным .входом первого элемента И блока управления, а третий выход соединен с первым входом третьего элемента И блока управления, второй выход кото. рого соединен с третьим входом бло ка, выход соединен с вторым входом второго элемента И блока управления, а третий вход соединен с выходом триггера установки, первый вход ко-. торого соединен с первым входом 45 блока, а второй вход соединен с четвертым входом блока.1Блок приоритета содержит группу из б регистров, первый и второй блоки из и групп элементов И, первую группу элементов ИЛИ, узел поиска левой единицы, вторую группу элементов ИЛИ, причем выходы регистров группы поразрядно соединены с первыми входами первого блока групп 55 элементов И, вторые входы которых соединены соответственно с первой группой входов блока, третьи входы соединены соответственнб с второйгруппой входов блока, а выходыпервого блока и групп элементов Исоединены соответственно с первыми входами второго блока О групп элементов И и с входами соответствующихэлементов ИЛИ первой группы, выходыкоторых через узел поиска левой единицы соединены с вторыми входамивторого блока,в групп элементов И,выходы которых соединены соответственно с первыми входами элементов ИЛИ второй группы, вторые входы которых соединены с входом коммутации блока, а выходы блока соеди 1 нены соответственно с выходами элементов ИЛИ второй группы .Блок коммутации содержит триггер .цикла, первый элемент ИЛИ, триггерприоритета, элемент И и второй элемент ИЛИ, причем первый и второйвходы блока соединены соответственно с единичным и нулевым входами триггера цикла и первым н вто-рым входами первого элемента ИЛИ,выход которого соединен с входомустановки в ноль триггера приорите.та, вход установки в единицу кото -рого соединен с третьим входомблока, единичный выход соединен спервым выходом блока, а нулевойвыход соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с единичным выхо -дом триггера цикла, нулевой выходкоторого соединен с первым входомэлемента И, второй вход которогосоединен с четверть 1 м входом блока,а выход соединен с третьим входомвторого элемента ИЛИ, выход которого соединен с вторым выходомблока.На фиг 1 представлена структурная схема предлагаемого устройстства; на фиг. 2 - блок приоритета;на фиг. 3 - блок коммутации,Устройство содержит блок 1 буферной памяти, блок 2 элементов И, блок 3 управления, блок 4 приоритета, блок 5 коммутации, блок 6 магистральной связи, элемент ИЛИ 7, регистр 8 готовности,регистр 9 сдвига, элемент И 10, входы 11 и 12 устройства, выходы 13 блока управления, выходы 14 блока приоритета, входы 15 устройства, входы 16 и 17 блока приоритета, входы 18, 19 и 20 устройства, выход 21блока коммутации, выход 22 блокамагистральной связи, выходы 23 блока элементов И, выходы 24 регистраготовности, выход 25 элемента ИЛИ,выходы 26 регистра сдвига, выход 27 5блока буферной памяти, выход 28 элемента И, выходы 29 и 30.блока буферной памяти, элементы И 31.Блок 3 управления содержит первыйэлемент И 32, триггер 33 синхронизации, второй элемент И 34, элемент 35 задержки, элемент ИЛИ 36,третий элемент И 37, кольцевойсчетчик 38, триггер 39 установки, выход 40 элемента ИЛИ, выход 41 5элемента И 34, выходы 42 и 43 элемента 35 задержки, вход 44 триггера 33, вход 45 элемента И 34, выход 46 триггера 33, выход 47 элемента 35 задержки, выход 48 триггера 39.20Блок 4 приоритета (фиг.2) содержитруппу из й регистров 49, первый блокиз О групп. элементов И 50 (1-и), пер -вую группу элементоВ ИЛИ 51 (1 - П),узел 52 поиска левой единицы, второй 25блок из 1 групп элементов И 53 (1-й)вторую группу элементов ИЛИ 54 (1-п),выходы 55 регистров 49, выходы 56блока элементов И 50, выходы 57 группы элементов.ИЛИ 51, выходы 58 уэла 52, выходы 59 блока групп элементов И 53.Блок 5 коммутации (фиг.3) содержит триггер 60 цикла, первый элемент ИЛИ 61, триггер 62 приоритета, элемент И 63, второй элементИЛИ 64, выход 65 элемента ИЛИ 61,выход.66 триггера 62, выходы 67 и 68триггера 60, выход 69 элемента И 63.Устройство работает следующим 40образом.Режим "Мягкий цикл".Отличительным свойством этого .режима является реапизация алгоритма поиска свободных процессоровпо "кольцу", т.е. путем последовательного сканирования и анализапризнаков процессоров "занят - свободен". Если процессор свободен,тоон берется на учет и далее в50поиске не участвует. Если процессорзанят, то обследуется следующийпо счету процессор. Когда,дпя конкретной заявки набрано нужное числопроцессоровпроизводится их загруз. 55ка. Задание данного режима производит.ся путем подачи сигнапа на вход 20. На выходах, 16 и 21 блока 5 коммутации устанавливаются высокие потенциалы. Наличие высокого потенциала на входе 16 определяет наличие высоких потенциалоь и на выходах 4 блока 4 приоритета. Это означает,. что в данном режиме блок 4 приоритета участия не принимает.Работа устройства по обслуживанию каждой отдельной заявки состоит в выполнении ряда последовательных циклов. Перед началом обслуживания очередной заявки регистр 8 готовности и регистр 9 сдвига обнулены, блок 3 управления находится в исходном состоянии, на выходе 27 блокабуферной памяти прнсутству ет низкий потенциал.Обслуживание очередной заявки начинается в тот момент времени, когда она фиксируется на верхнемрегистре блока 1 буферной памяти.Факт фиксации знаменуется появлением высокого потенциала на выходе 27, реализующем запись изблока 1 буферной памяти на выходе 29кода числа процессоров в регистр 9 сдвига и индициирующим начало работ блока 3 управления. Реакцией на 1этот сигнал является срабатывание кольцевого счетчика 38 и запуск генератора, образованного триггерами 33 синхронизации, элементами И 32, 34 и 37 и элементов 35 задеож ки. Срабатывание счетчика 38 воэмож.но только в том случае, если имеется хотя бы один свободный процессор (в этом случае имеет место высокий потенциал на выходе 40). Если ни одного свободного процессора нет, то блок 3 управления находится в ожидании до появления сигнала на входах 12 готовности хотя бы от одного процессора. Срабатывание счетчика 38 вызывает появление на одном из его выходов 13 высокогопотенциала, который воздействуетна соответствующий элемент И 31 в блоке 2 элементов И. Этот элементИ 31 срабатывает если на соответствующих ему шинах 12 и 17 имеют место высокие потенциалы. Высокий потенциал на входе 17 означает, что соответствующий процессор может быть использован для обработки заявки,Срабатывание элемента И 31 и появление сигнала на соответствующем выходе 23 означает, что соответствую 1121671щий процессор "учтен" и будет использован для обработки заявки. Учет" производится путем записи "1" в соответствующий разряд регистра 8, готовности, сигнал с инверсного вы хода которого становится низким и по входу 17 запирает сработавший элемент И 31 . Сигнал с выхода 23 через элемент ИЛИ 7 воздействует на регистр 9 сдвига и элемент И 10. При этом со держимое регистра 9 сдвига сдвигается и иэ регистра выталкивается "1". Если после сдвига регистр не принял нулевого состояния, то сигнал с выхода элемента ИЛИ 7 не проходит через элемент И 10 и начинается следующий цикл работы устройства по поиску следующего процессора. Если элемент И 31 в блоке 2 элементов И не срабатывает (соответствующий про цессор занят - низкий потенциал на входе 12 или соответствующий процес - сор уже "учтен" для обработки данной заявки - низкий потенциал на шине 17), то необходимо ожидать выра ботки очередного импульса внутренним генератором в блоке 3 управления. Этот импульс воздействует на счетчик 38, в результате чего появляется высокий потенциал на следующем по . З 0 порядку входе 3. Это означает, что начинается сканирование следующего по счету процессора. Если процессор ,свободен и не "учтен", то производится его "учет" в регистре 8 готовнос- З ти и сдвиг в регистре 9 сдвига. Если процессор занят или "учтен", то следует ожидать начала следующего цикла поиска (начало цикла определяется выработкой следующего импульса генератором в блоке 3 управления) .. Может оказаться, что числа свободных процессоров меньше числа потребных. В этом случае "свободные" процессоры будут "учтены" в регистре 8 готовности, а блок 3 управления будет продолжать сканирование по "кругу", 11 о мере освобождения занятых процессоров будут проявляться высокие потенциапы на соответствую 50 щих шинах 12 и при очередном анализе состояния эти процессоры будут "учтены". Поиск необходимого числа процессоров продолжается до тех пор, пока в регистре 9 сдвига не останется ни одной(при этом все процессоры "учтены" в регистре 8 готовности) . Срабатывание элемента И 10 означает, что поиск завершен. По сигналу с выхода 28 в блоке 3 управления срабатывает триггер 39 установки, в результате чего прекращается функционирование генератора, Этот жесигнал с выхода 28 является сигна - лом "Чтение" для блока 1 буферной ф памяти. В результате действия этогосигнала потенциал на выходе 27 становится низким, а из блока 1 буферной памяти в блок 6 магистральнойсвязи выдается сообщение, содержащее номер задачи и исходные данные. После выдачи сообщения из буфера на его верхний регистр записывается следующая заявка, код числа процессора которой передается в реФгистр 9 сдвига, а на выходе 27 появляется вновь высокий потенциал, при помощи которого код числа процессоров фиксируется в регистре 9 сдвига. Высокий потенциал, поступающий в блок 3 управления, никакого дей-ствия не оказывает, так как работа этого блока блокируется триггером 39 установки (величина времени задержки элемента 35 больше време - ни срабатывания цепи: счетчик 38, элементы И 31, ИЛИ 7, регистр 9 сдвига, элемент И 1 О, блок 1 буферной памяти) и может быть инициирована только его сбросом.Связь элемента ИЛИ 7 с элементов И 10 необходима для того, чтобы исключить двойственность состояния триггера 39, когда буфер оказывается пустым, а сигнал с выхода 22 поступает. Блок 6 магистральной связи, получив сообщение, организует его выдачу в процессоры, номера которых "учтены" в регистре 8 готовности, Загрузка процессоров может производиться как последовательно, так и параллельно во времени. Каждый процессор, получив задание на работу, снимает сигнал готовности с соответствующего входа 12. Блок 6 магистральной связи, учитывая время передачи сообщения в процессоры и реакцию процессоров, выдает сигнал сброса на выход 22 тогда, когда все процессоры уже сняли свои сигналы занятости. Сигнал сброса обнуляет регистр 8 готовности и, действуя на триггер 39 установки в блоке 3 управления, снимает блокировку, инициируя при этом начало первого цикла обслуживания новой заявки.времени.Режим "Жесткий цикл.Данный режим обеспечивает назна " чение процессоров строго по порядку друг за другом. Если очередной про - сматриваемый процессор занят, то устройство ждет его освобождения. Режим 25 рассчитан для назначения только по одному процессору для обработки каждой заявки (тп=1). Это вызвано тем, что при задании т ) 1 имеют место большие потери по производительности в системе. Основная целесообразность применения режима заключается в том, что при ш=. 1 исключительно просто решается задача восстановления исходной последова - тельности обрабатываемых сообщений в системах реального масштаба време 20 ни. Задание режима производится путем подачи сигнала И по входу 19 в блок 540 коммутации, в результате чего на входе 16 разрешения устанавливается высокий потенциал, а на выходе 21 ,низкий, Как и в предыдущем режиме45 потенциал на входе 6 отключает блок 4 приоритета. Потенциал на выходе 21 является блокировкой для блока 3 управления. Исходное состояние регистра 8 готовности, регистра 9 сдвига, блока 1 буферной памяти та - кое же, как и для режима "Мягкий цикл", Вход в работу, т.е. запись числа необходимых процессоров в данном режиме всегда одного) в регистр 9 сдвига и инициация блока 3 управле,ния также аналогичны режиму "Мягкийцикл". Срабатывание счетчика 38вызывает появление высокого потенциаРежим "Мягкий цикл" целесообразно применять, если в системе используют - ся однородные равноприоритетные процессоры. Число необходимых процессоров ш ) 1 разумно задавать для тех 5 случаев, когда одна заявка подвергается различной обработке, ш= следует задавать, когда ведется обычная предварительная обработка потока телеизмерений. При этом в силу высокой реактивности предлагаемого устройства дисциплина обслуживания будет соответствовать дисциплине "первый освободился - первый загрузился", т.е, той, которая наиболее при емлема для решения задачи восстановления исходной последовательности в системах реального масштаба ла на одной из шин 13, который воздействует на соответствующий элемент И 31. Работа блока 3 управления приостанавливается, так как триг гер 33 синхронизации не сбрасывается, поскопьку элемент И 37 закрыт низ ким потенциалом. Элемент И 31 срабатывает, если на соответствующем входе 12 имеется высокий потенциал ( на соответствующей шине 17 всегда высокий потенциал, так как работа ведется всегда с одним процессором). Если на входе 12 потенциал низкий, то все устройство ждет, когда появится высокий потенциал, т.е. ждет осво; бождения нужного процессора.При срабатывании элемента И 31 появляется сигнал на соответствующем выходе 23, производится "учет" процессора в регистре 8 готовности и через элемент ИЛИ 7 осуществляется сдвиг в регистре 9 сдвига. Так как в регистре 9 сдвига была зафиксирована только одна "1", то после первого же воздействия на него регистр 9 сдвига обнуляется и далее устройство функционирует как в режиме Мягкий цикл". Воздействие на блокбуферной памяти сигнапом с выхода 28 приводит к появлению низкого потенциала на выходе 27, к считыванию сообщения, выдаче его в блок 6 магистральной связи, продвижению информации в блоке 1 буферной памяти и к записи. нового кода числа процессоров в регистр 9 сдвига, а воздействие тем же сигналом на блок 3 управления приводит к срабатыванию триггера 39 установки. После загрузки. процессор меняет потенциал на соответствующем входе 2. После этого из блока 6 магистральной связи выдается сигнал на выход 22, который сбрасывает триггер 39 установки и, пройдя через элементы И 63 и ИЛИ 64 блока 5 коммутации, поступает на элемент И 37, что приводит к сбрасыванию триггера 33 синхронизации, в блоке 3 управления и началу обслуживания новой заявки.Режим "Приоритет".Этот режим отличается от режима "Мягкий цикл" только тем, что срабатывание блока 2 элементов И зависит от приоритета процессоров, Со стороны блока 4 приоритета имеет место высокий потенциал на одном из входов 14 для самого высокоприоритетного свободного .процессора.Режим устанавливается путем подачи сигнала по шине 18 в блок 5 коммутации. При этом на входе 16 разрешения появляется низкий потенциал, а на выходе 2 - высокий. 5Таким образом, введение в состав устройства для распределения заявок по процессорам блоков приоритета,коммутации и магистральной связи иобеспечения при их помощи трех режимов работы позволяет существеннорасширить область применения за счетобеспечения работы в реальном масштабе времени.1121671 ив. Фи Корректор И,Эрде едактор Подпи аказ 79 4/5 Патент", г, Ужгород, ул. Проектная,4 Фили Составитель Логачеваексеенко Техред Т,Маточка 8 Тираж 698ИИПИ Государственного комитета ССпо делам изобретений и открытий3035, Москва, Ж, Раушская наб,Л 19