Устройство для цикловой синхронизации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК в : 1 7 З(5 й Н 047/О ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБ ЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ 1К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЬИЬЛЫ 1 " ССР (пр(54) (57) 1. УСТРОЙСТВО ДЛЯ ЦИКЛОВОЙСИНХРОНИЗАЦИИ, содержащее регистрсдвига, выходы которого подключенык объединенным входам решающегоблока и дешифратора, выход которогоподключен к объединенным входам первого и второго анализаторов и блокауправления, первый установочныйвход которого соединен с выходом первого анализатора, а вьмоч блокауправления подключен к объединеннымсбросовым входам первого накопителяи делителя частоты, выход которогоподключен к объединенным тактовымвходам первого анализатора и первогонакопителя, выход которого подключенк первому входу блока совпадения,второй вход которого соединен с выходом триггера, а вьмод блока подключен к установочному входу распределителя импульсов и к объединенным пер"вым сбросовым входам второго и третье-го накопителей, выход распределителя импульсов подключен к объединенным тактовым входам решающего блокаи второго анализатора, первый выходкоторого подключен к первому сбросовому входу решающего блока, второмусбросовому входу второго накопителяи к тактовому входу третьего накопителя, а второй выход второго анализатора - к управляющему входу решающего блока, к тактовому входу второгонакопителя и к второму сбросовомувходу третьего накопителя, выходывторого накопителя подключены к первым входам первого коммутатора, выход которого подключен к первомуустановочному входу триггера, выход формирователя сигнала "Сброс"подключен к объединенным вторым установочным входам блока управления итриггера, при этом информационныйвход регистра сдвига и объединенныетактовые входы делителя частоты,распределителя импульсов и регистрасдвига являются соответственно информационным и тактовым входами устройства, а выходы распределителя импульсовявляются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и быстродействия при сбоях в работеустройства, в него введены последовательно соединенные блок измерениярассогласования и блок умноженияи последовательно соединенныеблокпамяти и второй коммутатор, другиевходы которого соединены с соответствующими выходами третьего накопителя,а выход второго коммутатора подключен к сбросовому входу блока памятии к первому сбросовому.входу триггера, выходы решающего блока подключены к объединенным входам блока умножения и блока памяти, управляющийвход которого соединен с выходомпервого коммутаора, а установочныйвход блока памяти соединен с выходомформирователя сигнала "Сброс", а вы1107317 10 20 ходы распределителя импульсов подключены к соответствующим входам блокаизмерения рассогласования, информационный и тактовый входы которогосоединены соответственно с выходаминакопителя и распределителя им-пульсов. Изобретение относится к электросвязи и может быть использовано для циклового .фазирования систем переда- чи дискретных сигналов.Известно устройство для цикловой синхронизации, содержащее регистр сдвига, выходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу первого анализатора подключен соответствующий выход распределителя импульсов, выходы первого анализатора подключенысоответственно к тактовым входампервого и второго накопителей, выход второго анализатора соединенчерез блок управления со сбросовымвходом делителя частоты, выходкоторого соединен с тактовым входомвторого анализатора, третьего накопителя и с первым входом блока совпадения, к второму входу которогоподключен выход третьего накопителя, а выход блока совпадения подключен к установочному входу распределителя импульсов, тактовыйвход которого объединен с тактовымивходами регистра сдвига и делителячастоты 11. 30Недостатками устройства являются низкие помехоустойчивость и быстродействиеНаиболее близким к предлагаемому является устройство для цикловой синхронизации, содержащее регистр сдвига, выходы которого подключены к объединенным входам решающего блока и дешифратора, выход которого подключенным к объединенным входам10 первого и второго анализаторов и блока управления, первый установочный вход которого соединен с выходом 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что, с целью повышения помехоустойчивости и быстродействия в условиях помех канала связи, выход блока совпадения подсоеди" иен к объединенным вторым сбросовым входам решающего блока и триггера. первого анализатора, выход блока управления подключен к объединенным входам первого накопителя и делителя частоты, выход которого подключен к объединенным тактовым входам анализатора и первого накопителя, выход которого подключен к первому входу блока совпадения, второй вход которого соединен с выходом триггера, а вакод блока совпадения подключен к установочному входу распределителя импульсов и объединенным первым сбросовым входам второго и третьего накопителей, выход распределителя .импульсов подключен к объединенным тактовым входам решающего блока и второго анализатора, первый выход которого подключен к первому сбросовому входу решающего блока, второму сбросовому входу второго накопителя, и к тактовому входу третьего накопителя а второй выход второго анализатора подключен к управляющему входу решающего блока, к тактовому входу второго накопителя и к второму сбросовому входу третьего накопителя, выходы второго накопителя подключены к первым входам первого коммутатора, выход которого подключен к первому установочному входу триггера, выход формирователя сигнала "Сброс" подключен к объединенным вторым установочным входам блока управления и триггера, при этом информационный вход регистра сдвига и объединенные тактовые входы делителя частоты, распределителя импульсов и регистра сдвига являются соответственно информационным и тактовьпМ входами устройства, а выходы распределителя импульсов являются выходами устройства 12Недостатками устройства для цикловой синхронизации являются низкиепомехоустойчивость и быстродействие.Цель изобретения - повышение помехоустойчивости и быстродействия при сбоях в работе устройства и в усло 5 виях помех канала связи.Для достижения поставленной цели в устройствО для цикловой синхронизации, содержащее регистр сдвига, вы ходы которого подключены к объединенным входам решающего блока и де- . шифратора, выход которого подключен к объединеннь 1 м входам первого и второго анализаторов и блока управления, 15 первый установочный вход которого соединен с выходом первого анализато.- ра, а выход блока управления подклю- чен к объединенным сбросовым входам первого накопителя и делителя частоты,20 выход которого подключен к объединенным входам первого анализатора и первого накопителя, выход которого подключен к первому входу блока совпадения, второй вход которого сое динен с выходом триггера, а выход блока совпадения подключен к установочному входу распределителя импульсов и к объединенным первым сбросовым входам второго и третьего нако- ЗО пителей, выход распределителя импульсов подключен к объединенным тактовым входам решающего блока и второго анализатора, первый выход которого подключен к первому сбросовому входу решающего блока, второму сбросовому входу второго накопителя, и к тактовому входу третьего накопителя, а второй вход второго анализатора - к управляющему входу решающего блока, к тактовому входу второго накопителя и к второму сбросовому входу третьего накопителя, выходы второго накопителя подключены к первым входам первого коммутатора выход которого подключен к первому установочному входу триггера, выход формирователя сигнала "Сброс" подключен к объединенным вторым установочным входам блока управления и триггера, при этом информационный вход регистра сдвига и объединенные тактовые входы делителя частоты, распре" делителя импульсов и регистра сдвига являются соответственно информационным и тактовым входами устройства, а выходы распределителя импульсов являются выходами устройства, введены последовательно соединенные блок измерения рассогласования и блок умножения и последоват"льнс соединенные блок памяти и второй коммутатор, другие входы которого соединены с соответствующими выходами третьего накопителя, а выход второго коммутатора подключен к сбросовому входу блока памяти и первому сбросовому входу триггера, выходы решающего блока подключены к объединенным входам блока умножения и блока памяти, управляющий вход которого соединен с выходом первого коммутатора, а установочный вход блока памяти соединен с выходом формирователя сигнала "Сброс", а выходы распределителя импульсов подключены к соответствующим входам блока измерения рассогласования, информационный и тактовый входы которого соединены соответственно с выходами накопителя и распределителя импульсов.Выход блока совпадения может быть подсоединен к объединенным вторым сбросовым входам решающего блока и триггера.На фиг.1 приведена структурная электрическая схема устройства для цикловой синхронизации, на фиг.2 структурная электрическая схема решающего блока, на фиг.З - структурная электрическая схема блока измерения рассогласования.Устройство для цикловой синхронизации (фиг.1) содержит формирователь 1 сигнала "Сброс", регистр 2 сдвига, блок 3 совпадения, распределитель 4 импульсов, триггер 5, дешифратор 6, решающий блок 7, второй анализатор 8, первый и второй коммутаторы 9 и 10, второй и третий накопители 11 и 12, блок 13 измерения рассогласования, блок 14 умножения, блок 15 памяти, первый анализатор 16, блок 17 управления, делитель 18 частоты и первый накопитель 19. Решак щий блок 7 (фиг.2) содержит формирователь 20 эталонной фазирующей комбинации, элемент 21 неравнозначности и усреднитель 22. Блок 13 измерения рассогласования (фиг.З) содержит элементы И 23, регистр 24 памяти, комбинационный. дешифратор 25 и элемент 2 б задержки. Устройство для. цикловой синхронизации работает следующим образом. В момент включения аппаратуры сигнал с выхода формирователя 1 сиг11073нала "Сброс" (Фиг,1) устанавливает триггер 5 в единичное состояние, устанавливает на входе блока 15 памяти код минимального числа (уровень логической единицы на последнем вы ходе) и подготавливает к работе блок17 управления, Одновременно с этим на информационный вход устройства поступает последовательность принимаемых элементов сообщения, а на его такто вый вход поступает последовательность тактовых импульсов, следующих с частотой принимаемых элементов сообщения.Если момент включения аппаратуры 15 совпал по времени с поступлением на первый вход устройства Фаэирующей комбинации, то сигналы на выходе последнего такта распределителя 4 импульсов (как и на выходе делителя 20 18 частоты) совпадают с сигналом на выходе дешифратора 6 (свидетельствующего об обнаружении в составе принимаемых сообщений комбинации, аналогичной Фазирующей), вследствие 25 чего на первом выходе второго анализатора 8 в каждом цикле приема Формируются сигналы, заполняющие третий накопитель 12. Минимальный код числа на выходе блока 15 памя- Зо ти устанавливает соединение выхода второго коммутатора 10 с выходом последнего из разрядов третьего накопителя 12 (т.е. устанавливается максимальное число проверок поступления фазирующей комбинации на одной и той же позиции цикла). При заполнении третьего накопителя 12 сигнал с выхода его последнего разряда че" рез второй коммутатор 10 сбрасывает 40 в ноль блок 15 памяти и переводит в нулевое состояние триггер 5, сигнал с выхода которого закрывает блок 3 совпадения по первому входу для прохождения сигналов на установку распределителя 4 импульсов в новое исходное состояние, т.е. устройство цикловой синхронизации принимает решение о нахождении в состоянии циклового синхронизма. 50Если момент - включения аппаратурыне совпал во времени с поступлениемиз канала связи фазирующей комбинации, то узел контроля синхросигнала,содержащий первый анализатор 16,55блок 17 управления, делитель 18частоты и первый накопитель 19, начинает проверку поступления синхросигнала на полиции цикла, соответствующей во времени формированию первого же сигнала на выходе дешифратора 6.На тактовый вход делителя 18 частоты поступает последовательность тактовых импульсов (их период равен длительности принимаемых элементов сообщения), вследствие чего на выходе делителя 18 частоты Формируются тактовые импульсы с периодом следования, равным длительности цикла принимаемых элементов сообщения.На информационные входы первого анализатора 16 и блока 17 управления поступают импульсы, свидетельствующие об обнаружении в составе принимаемых сообщений комбинаций элементов, аналогичных фазирующим (т.е.маркерных комбинаций). При совпадении этих сигналов во времени с каждым из сигналов на выходе делителя 8 частоты сигнал на выходе первого анализатора 16 не формируется, вследствие чего блок 17 управления продолжает находиться в сброшенномсостоянии и сигналы на его выходе не формируются, Поэтому при поступлении с выхода делителя 18 частоты подряд более чем С сигналов (где 6 - коэффициент пересчета счетчика первого накопителя 19), сигналы с выхода делителя 18 проходят в дальнейшем через первый накопитель 19 на выход узла контроля синхросигнала, В случае если в момент формирования сигнала на выходе делителя 18 частоты на информационные входы первого анализатора 16 и блока 17 управления сигнал не поступает, на выходе первого анализатора 16 формируется импульс, устанавливающий блок 17 управления в состояние готовности. Вследствие этого, первый же импульс, поступивший на информационные входы первого анализатора 16 и блока 17 управления, проходит на выход блока 17 управления, сбрасывая первый накопитель 19 и делитель 18 частоты в нулевоесостояние и возвращая блок 17 управления в исходное (нулевое) состояние, В. результате сброса в ноль первого накопителя 19 прекращается формирование сигнала на выходе узла контроля синхросигнала, а в результате сброса в ноль делителя 19 частоты первый анализатор 16 начинает проверять поступление сигнала на его информационный вход в другой момент рремени (на дру"гой временной позиции цикла принимаемых сообщений). Далее работа узла контроля синхросигнала аналогична вышеописанной, Установка блока 17 управления в состояние готовности 5 может быть произведена не только формированием импульса на выходе первого анализатора 16, но и подачей импульса на второй установочный вход блока 17 управления. 1 ОТаким образом, узел контроля синхросигнала осуществляет безынерционную проверку поступления синхросигнала на временных позициях цикла, независимо от состояния других цепей 15 устройства( в частности, фазы работы распределителя 4 импульсов). Отсутствие синхросигнала по проверяемои по- зиции цикла приводит к поиску синхросигнала на других позициях цикла. 20 Решение об обнаружении синхросигнала узел контроля синхросигнала принимает после 1 -кратного поступления импульса на информационный входы первого анализатора 16 и блока 17 управ ления, приходящегося во времени на одну и ту же позицию цикла принимаемых сообщений,Если поступающая фазирующая комбинация является синхросигналом, то 30 через 1 поступлений, т.е. пОсле заполнения первого накопителя 19 на его выходе формируется выходной импульс, который проходит черезблок 3 совпадения. Сигнал с выхода блока 3 совпадения устанавливает распределитель 4 импульсов в новое исходное состояние и сбрасывает в ноль триггер 5, т,е. устройство принимает решение о вхождении в синхро низм. При этом сигналы с выхода последнего такта распределителя импульсов совпадают во времени с сигналами на выходе дешифратора 6, т.е. как и ранее производится заряд второго , 45 накопителя 11. Если первый сигнал, вьделенный ,дешифратором 6 не является синхросигналом, то узел контроля синхросигнала последовательно производит анализ на всех упругих позициях цикла (совпадающих по времени с моментом вьделения сигнала на выходе дешифратора 6) до тех пор, пока не будет обнаружен истинный синхросигнал. 55В случае сбоя в работе передающей части системы передачи (как и в случае сбоя в работе приемной части аппаратуры, если он не связан с отключением напряжения питания), в момент поступления сигнала с выхода последнего такта распределителя 4 импульсов в регистре 2 сдвига оказывается записанной комбинация, значительно отличающаяся от фазирующей, а на втором выходе второго анализатора 8 формируется сигнал несовпадения, заполняющий второй накопитель 11. Вследствие этого решающий блок 7 (фиг.2) определяет насколько принятый сигнал отличается от фазирующей комбинации, осуществляет усреднение этой величины за несколько циклов приема и в соответствии с полученной величиной формирует код определенного числа (формирует сигналы на определенных выходных шинах). При этом, чем меньше соответствует принятая комбинация фазирующей комбинации (т,е. чем выше вероятность того, что отсутствие фазирующей комбинации обусловлено не искажением фаэирующих комбинаций помехами в канале связи), тем на выходах решающего блока 7 формируется код меньшего числа.Блок 14 умножения осуществляет перемножение кодов чисел, присутствующих на выходах решающего блока 7 и блока 13 измерения рассогласования, Код числа на выходах блока 14 умножения посредством первого коммутатора 9 устанавливает требуемый коэффициент накопления второго накопителя 11 (требуемое время поддержания синхронизма на прежних временных позициях цикла) путем подключения выхода первого коммутатора 9 к выходу определенного разряда второго накопителя 11.Блок 13 измерения рассогпасования (фиг.3) определяет величину расфазирования синхросигнала (обнаруженного узлом контроля синхросигнала) относительно импульсов на выходе распределителя 4.Блок 13 работает следующим образом.Сигнал, свидетельствующий об обнаружении синхросигнала и поступающий на информационный вход блока 13 измерения рассогласования, совпадает во времени с одним из тактов распределителя 4 импульсов, поступающих на выходы блока 13 измерения рассогласования, вследствие чего через соот9 11 О 7317 ветствуюший элеМент И 23 в определенный разряд регистра 24 памяти запи- р сывается единица. нВ момент формирования импульса ш на управляющем входе блока 13 измере в ния рассогласования (который посту- э пает с выхода последнего такта рас- Р пределителя 4 импульсов) осуществляется ввод показаний регистра 24 памяти ч в комбинационный дешифратор 25, м10 вследствие чего на его выходах формируется код определенного числа.Кроме того, сигнал, поступающий нач управляющий вход блока 13 измерения ф рассогласования и задержанный в 15 в элементе 26 задержки на время, приб- Р лизительно равное его длительности,о возвращает регистр 24 памяти в исн ходное (нулевое) состояние. ц20 10 В случае отсутствия обнаружения синхросигнала узлом контроля синхросигнала на новых временных позициях цикла высока вероятность того, что отсутствие фазирующей комбинации на прежних временных позициях цикла обусловлено искажением Фазирующей комбинации помехами в канале связи. При этом на выходах блока 13 измерение рассогласования формиЗО руется код максимального числа.Если узлом контроля синхросигнала выделена комбинация, аналогичная Фазирующей (повторяющаяся на новой временной позиции цикла не менее чем 6 раз), то блок 13 измерения рассогласования определяет на сколько временное положение выделенной комбинации отличается от прежнего положения синхрокомбинации, совпадающей до ее пропадания с импульсом на выходе последнего такта распределителя 4 импульсов. При малых временных рассогласованиях (в пределах одного" трех элементов сообщения) возрастает вероятность того, что произошел временный сбой в приемнике (из"за сбоев в тактовой синхронизации, вста" вок или пропадания отдельных символов в принимаемом цикле сообщения) но 50 отношению к вероятности исчезновения фазирующей комбинации на прежней временной позиции цикла из-за искажений помехами. Вследствие этого на выходе блока 13 измерения рассогласования формируется код минимального числа (код тем меньше, чем меньше величина временного сдвига). При более значительных временныхассогласованиях вероятность временого сбоя в работе приемника уменьается и становится независимой отеличины рассогласования. Вследствиетого на выходах блока 13 измеренияассогласования Формируется код некоорого промежуточного числа, большегоем при малых рассогласованиях, ноеньшего, чем при отсутствии сигала на выходе первого накопителя 19.В результате перемножения входныхисел на выходах блока 14 умноженияормируется код числа, который учитыает вероятность временного сбоя ваботе устройства. Этот код числапределяет время поддержания синхроизма на прежних временных позицияхикла.Сигнал с выхода первого коммутатора 9 устанавливает триггер 5 в единичное состояние, разрешая установкураспределителя 4 импульсов в новоеисходное состояние и записываетпоказания решающего блока 7 в блок15 памяти.При формировании на выходе первого накопителя 19 импульса он проходит на выход блока 3 совпадения,устанавливая распределитель 4 импульсов в новое исходное состояние. Одновременно с этим производится сбросв ноль решающего блока 7, третьегонакопителя 12 и установка в нольтриггера 5, Если данное состояниераспределителя 4 импульсов являетсясинхронным с циклом принимаемыхэлементов сообщения, то сигналы навыходе дешифратора 6 совпадают вовремени с сигналами на выходе последнего разряда распределителя 4 импульсов, вследствие чего устройство цикловой синхронизации сохраняет состоя"ние синхронизма,Если же данное состояние устройст"ва цикловой синхронизации не является синхронными, то на втором выходе второго анализатора 8 формируются импульсы несовпадения, заряжающиевторой накопитель 1 1, и процесс поиска синхронизма повторяется вышеопписанным образом. Для обеспечения высокой достовер" ности сигналов на выходе узла контроля синхросигнала число проверок, осуществляющихся им, выбирается достаточно большим. По этой причине возрастает вероятность того, чтопри установке триггера 5 в единичное состояние (при принятии устройством решения о потере синхронизма) в течение большого промежутка времени узлом контроля синхросигнала фази рующая комбинация на новой временной позиции обнаружена не будет. Это может иметь место как в случае реальных временных сбоев в работе устройства, так и в случае, если решение о потере синхрониэма принято ошибочно за счет длительных искажений фазирующих комбинаций помехами. Во втором случае спустя некоторое время на прежних времен ных позициях цикла будет обнаружена фазирующая комбинация, вследствие чего на первом выходе второго анализатора 8 будут формироваться импульсы, осуществляющие заряд тре тьего накопителя 12. При этом код числа на выходе блока 15 памяти, управляя вторым коммутатором 10, устанавливает соединение выхода второго коммутатора 10 с выходом определенного разряда третьего накопителя 12, т,е. определяет время вхождения в синхрониэм, При этом, чем вьппе код числа на выходе блока 15 памяти, т.е. чем меньше вероятность времен- ЗО ного сбоя, тем через меньшее число поступлений синхросигнала на прежних временных позициях на выходе второго коммутатора 10 формируется импульс, устанавливающий блок 15 памяти в ноль и переводящий триггер 5 в нулевое состояние, что запрещает установВ ку распределителя 4 импульсов в новое исходное состояние. Таким обраэом, устройство для цикловой синхронизации принимает решение о восстановлении синхронизма на прежней временной позиции цикла.Устройство для цикловой синхронизации при отсутствии связи между выходом блока Э совпадения и объединенными вторыми сбросовыми входами решающего блока 1 и триггера 5 работает аналогичным образом.Отличие заключается в том, что установка распределителя 4 импульсов в каждое новое состояние неэквивалентно принятию решения о вхождении в синхронизм, так как не сопровождается сбросом триггера 5 в нулевое состояние. Принятие решения о вхожде" нии в синхронизм (сброс триггера 5 в ноль) осуществляется при этом только через второй коммутатор 10 сигналом с выхода третьего накопителя 12 аналогично рассмотренному вьппе случаю первоначального включения аппа" ратуры, когда момент включения совпадает во времени с поступлением из канала связи фазирующей комбинации,Предложенное устройство для цикловой синхронизации обеспечивает повышение помехоустойчивости и быстродействия по сравнению с известным устройством для цикловой синхронизации при сбоях в работе устройства для цикловой синхронизации и в условиях помех канала связи путем уменьшения вероятности ложного фаэирования и ошибочного декодирования информации.1107317 Фиг, У Подписное Заказ 5778/44 Тираж 635ВНИИПИ Государственного .комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Составитель В. Орлов Редактор Е. Лушникова Техред А.Бабинец Корректор Е. Лушникова