Устройство для обмена информацией

О П И С Д Н И Е ,;898414ИЗОБРЕТЕН ИЯ Союз СоветскикСоциатистичвсинкреспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 12. 02, 80 (21) 292416 М 18 с присоединением заявки М " дарстеевкы 11 кемвтет СССР 3) П риорнтет Опубликовано 15,01.82. Бюллетень М 2 Дата опубликования описания 15. 0 1. 8 в делам взовретекк в етерытвй) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕ Изобретение относится к вычислительной технике и может быть использо"вано в телекоммуникационных автомати"зированных системах управления различного назначения для двухстороннего обмена информацией между програм- фмируемым блоком (например ЭВИ) и блоком передачи данных (например аппаратурной передачи данных),Известны устройства для обмена информацией, содержащие блок связи,блок контроля, блок управления, блокхранения информации, блок прямогосопряжения и группу интерФейсных блоков 113.Недостатки этих устройств состоятв их сложности и большом обьеме аппаратурных затрат,Наиболее близким к предлагаемомупо технической сущности является20устройство асинхронного обмена (ретрансляции) информацией управляющейвыцислительной машины с устройствомтелемеханики, содержащее узел буфер-. ной памяти, узел памяти адресов инФормации, узел нуль-органа, узел интерфейса передачи и узел интерфейсаприема со стороны блока передачи ди.скретной информации, узел интерфейсаприема со стороны программируемогоблока (управляющей выцислительной машины), узел управления работой устройства, узел режима записи адресаи выдачи, информации со стороны блока передачи, один вход упомянутогоузла режима записи соединен с выходомузла интерфейса приема со стороныблока передачи дискретной информации,вход упомянутого узла интерфейса приема соединен с первым выходом блокапередачи, второй выход упомянутогоблока передаци соединен со входом уэла интерфейса передаци, выход упомянутого узла интерфейса передаци соединен с другим входом узла режима записи адреса и выдачи информации, первый выход упомянутого узла режима за"писи соединен с одним входом узла уп5 1 О 15 20 25 зо 35 4 о 45 50 55 равления работой устройства, другой вход упомянутого узла управления сое,динен с одним выходом узла интерфейса приема со стороны программируемого блока, другой выход уномянутого узла интерфейса приема соединен с первым входом узла буферной памяти, первый выход упомянутого узла памяти соединен с первым входом узла нуль-ор- гана, второй вход упомянутого узла нуль-органа соединен с одним выходом узла управления работой устройства, другой выход упомянутого узла управления соединен со вторым входом узла буферной памяти, третий вход упомянутого узла памяти соединен с выходом узла нуль-органа, третий вход упомянутого узла нуль-органа соединен с выходом узла паияти адресов информации, запрашиваемой блоком передачи, первый вход упомянутого узла памяти адресов соединен со вторыи выходом узла режима записи адресов и выдачи инФормации, третий выход упомянутого узла режима записи соединен с четвертым входом узла буферной памяти, второй выход упомянутого узла памяти соединен со входом блока передачи дискретной информации, выход адресных сигналов упомянутого блока передачи соединен со вторым входом узла памяти адресов информации, запрашиваемой блоком передачи, вход упомянутого узла интерфейса приема со стороны программируемого блока соединен с первым выходом программируемого блока, второй выход которого соединен с пятым входои узла буферной памяти, третий выход упомянутого узла буферной памяти соединен с цетвертым входом узла нуль-органа 121.Недостатки этого устройства состоят в больших аппаратурных затратах, низком быстродействии, а также ограниченных Функциональных возможностях и низкой надежности. Указанное устройство обладает знацительным временем, затрачиваемым при обмене каждым. байтом информации при вводе и выводе, в связи с необходимостью циклического перемещения каждого байта информации, хранящейся в узле долговременной памяти при каждом обращении .к устройству. Время обмена определяется емкостью и быстродействием узла долговременной памяти, тогда как быстродействие его на один-два порядкаменьше быстродействия логицеских схем других узлов устройства, участвующих в обмене, Наличие приоритета на запись от программируемого блока приводит к дополнительным задержкам при считывании инФормации блоком передачи, так как в этом случае время операции считывания может превышать удвоенное значение время однократного обращения к блоку, что ограничивает быстродействие используемых блоков пе передачи.При работе с относительно низкоскоростными блоками передаци возможны потери информации в связи с теи, что замена информации в долговременной памяти осуществляется без какого- либо контроля факта передачи ранее хранившейся информации блоку передачи, цто существенно для информационных систем, осуществляющих отслеживание различных быстроиеняющихся процессов, Устройство не позволяет оперативно изменять вид передаваемой информации и, как правило, может обеспечивать работу только с жестко заданными видами информации и адресами в блоке передачи, Однобайтный ввод информации со стороны программируемого блока снижает быстродействие обмена и не позволяет рационально использовать широко распространенный в вычислительной технике шестнадцатиразрядный формат машинного слова, Отсутствие инициативных сигналов на выходе устройства не позволяет уменьшить цисло обращений к устройству за информацией со стороны блока передачи в случае отсутствия изменения в информации хранящейся в долговременной памяти, что не позволяет гибко использовать блоки передаци многофункцио-, нального назначения, а также исключает возможность рационального использования каналов связи для переда-чи другой информации в тех слуцаях, когда блок передачи работает на канал связи, Кроме того, устройство не позволяет организовать передачу экстренных сообщений по инициативе источника инФормации, в связи с отсутствием возможности с помощью устройства обмена навязать внеочередную передачу блоком передаци одного байта или груп" пы по инициативе программируемого блока. Наличие блока долгбвреиенной памяти на сдвиговых регистрах с узлом Формирования тактовых сигналов, снижая надежность работы устройства и увелицивая вероятность снижения дос товерности информации при ее хранении89815в связи с увеличением вероятности сбоя в передаче информации в сдвиговых регистрах при многократном переносе информации, требует дополнительного использования в устройстве буферной памяти адресной и информационной как со стороны приема, так и.со стороны передачи, узла нуль-органа, достаточно сложного узла управления режимом записи и считывания и 1 в узла управления работой устройства.Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия, а также повышение надежности устройства, исключая 1 зпотери информации, участвующей в обмене и расширении функциональных возможностей за счет обеспечения программно-зэданного режима обмена информацией с переменным форматом сообщения в сопровождении одной или нескольких адресных посылок на каждоесообцение как по инициативе программируемого блока, так и по инициативе.блока передачи дискретной информации,узобеспечения функциональной настройки(адаптации) режиме обмена к скоростипередачи блока передачи дискретной информации, работающего с переменнойскоростью передачи.Поставленная цель достигается тем, что в устройство, содержащее узлы согласования интерфейса приема и передачи, входы которых являются соответственно первым и вторым входами устройства и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, введены узел формирования сигнала состояния устройства, узел памяти формата сообщения, узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления65 очередности и момента передаци очередного байта сообщения, причем первый вход узла выявления очередности и момента передачи оцередного байта сообщения подклюцен к выходу узлабуферной памяти, второй вход - к пер- вому выходу узла согласования интерфейса передачи, соединенного вторым выходом с первым входом узла Формирования сигнала состояния устройства, третий вход - к первому выходу узла зф памяти Формата сообщения, вторым выходом соединенного со входом узла . дешифрации адреса посылки, а цетвер 14 4тый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соеДинен с первым выходом устройства, выход узла формирования сигнала состояния устройства. соединен со вторым выходом устройства, а второй и третий входы - соответственно с первыми выходами узла согласования интерфейса приема и узла выявления оцередности и моментапередачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адресапосылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла фор- . мирования инициативного сигнала пере" дачи, третьим входом и выходом соединенного соответственно с третьим выхбдом узла согласования интерфейса пе"редаци и третьим выходом устройства,а третий выход ". к четвертому выходу устройства, первый и второй входы узла. памяти формата сообщения соединены соответственно со вторым выходом узла согласования интерфейса приема и третьим входом устройства, а также тем что узел выявления оче- . редности и момента передачи оцередного байта сообщения содержит схему сравнения, первый и второй выходы которой являются соответственно первым и вторым выходами узла, а первый, второй и третий входы - подключены соот-. ветственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь и- раллельного кода сообщения в последовательный код, первый и второй вхо"ды и выход которого соединены соответственно с первым и четвертым входами и третьим выходом узла, третий вход - с третьим выходом схемы сравнения, первый и второй входы дешифратора номера очередного байта подключены соответственно к четвертому и пятому входам узла, и тем, цто узел Формирования сигнала состояния устройства содержит два элемента И и триггер, первый вход которого соединен со вторым входом узла, а второй вход - с инверсным выходом первого элемента И, входы которого подключены соответ" ственно к первому н третьему входам узла, а прямой выход - к первому входу второго элемента И, второй вход и выход которого подсоединены соот-, ветственно к выходу триггера и выхо 7 898"ду узла, и тем, что узел Формирования инициативного сигнала передачисодержит элемент ИЛИ, соединенныйвходами соответственно с первым и вторым входами узла, и триггер, входыи выход которого подключены соответственно к выходу элемента ИЛИ и третьему. входу и выходу узла.На Фиг. 1 представлена блок-схемаустройства; на Фиг. 2 - схема узла 10Формирования инициативного сигналапередачи; на фиг. 3 - схема узла,формирования сигнала состояния устройства,Устройство (Фиг. 1) содержит узелбуферной памяти (один шестнадцатиразрядный регистр), узел 2 согласования интерфейса приема, узел 3 согласования интерфейса передаци, узелформирования сигнала состояния уст- щоройства, узел 5 памяти Формата сообщения (один шестнадцатиразрядныйрегистр), узел б дешифрации адресапосылки, узел 7 формирования инициативного сигнала передаци, узел 8 выявления очередности и момента передачи очередного байта сообщения, программируемый блок (ЭВИ) 9 и блок 10 передачи (аппаратура передаци данных) .Узел 8 включает дешифратор 11 номера очередного байта сообщения блока 10, схему 12 сравнения, преобразователь 13 параллельного. кода сообщения в последовательный код,Узел 7 Формирования инциативногосигнала передачи содержит (фиг. 2)элемент ИЛИ 14 и триггер 15.Узел 1 Формирования сигнала состояния устройства содержит (Фиг. 3)первый элемент И 16, триггер 17 ивторой элемент И 18,Первый, второй выходы и вход программируемого блока 9 соединены соответственно к первому, третьему входами второму выходу устройства, первыйтретий входы и первый, второй выходыблока 10 - соответственно к первому,четвертому, третьему выходам и второму, цетвертому входам устройства.В режиме ожидания при отсутствиив буферной памяти очередного сообще- ффния устройство находится в состоянии,когда в цепях внешних связей с программируемым блоком 9 и блоком 10передачи существует только сигнал навыходе узла ч состояния устройства, Иактивно воздействующий на внешнийблок 9, наличие этого сигнала является необходимым и достатоцным условием для начала работы с устройствомасинхронного обмена.Лешифратор 11 номера очередногобайта сообщения осуществляет счет идешифрацию порядковых номеров сигналов, поступающих с четвертого входаузла 8, последовательность и числокоторых соответствует последовательности и числу байт в сообщении, передаваемом блоком 10 передачи, В начальное состояние, соответствующеепередаче первого адресного байта сообщения, дешифратор 11 устанавливается при поступлении сигнала с пятого входа узла 8,Схема 12 сравнения осуществляетсравнение поступающего с выхода дешифратора 11 порядкового номера байта сообщения, передаваемого блоком10, и оцередного номера байта сообщения, передаваемого устройством,порядковый номер которого формируется сигналом на третьем входе узла 8и счетной схемой, определяющей передацу четного или нечетного байта двухбайтового слова узлабуферной памяти. При совпадении упомянутых номеров байтов на втором выходе узла 8формируется сигнал наличия оцередного байта информации, а после поступления на второй вход узла 8 сигнала разрешения вывода устройством очередного байта на третий выход схемы12 сравнения поступает сигнал разрешения передачи четного (нечетногобайта информации. Схема 12 осуществляет дешифрацию состояния оконцанияпередачи устройством очередного слова, хранящегося в узле 1 буФернойпамяти, и Формирование сигнала окончания передачи на первом выходе узла 8.Преобразователь 13 паоаллельногокода в последовательный код осуществляет последовательное считывание оцередного байта информации, поступающейпараллельным кодом на первый вход узла 8, и трансляцию каждого байта натретий выход узла 8 при наличии си гнала разрешения передачи на третьемвходе преобразователя 13 и при наличии тактирующей последовательностисигналов на четвертом входе узла 8.Устройство работает следующим образом.При вводе адресной или информационной посылки с первого выхода программируемого блока 9 поступают интерФейсные сигналы на вход узла 2, а89849со второго выхода - адресные илиинформационные сигналы поступают напервый вход узла 1,При появлении необходимости передачи сообщения от программируемогоблока 9 к блоку 10 блок 9, обнаруживсигнал состояния устройства, на своем входе осуществляет двухтактныйввод информации в устройство, На пер.вом такте с первого выхода блока 9 1 опоступают интерфейсные сигналы навход узла 2, со второго выхода блока9 поступает инФормация формата сообщения на второй вход узла 5, котороезаписывается в память при налиции раэрешающего сигнала на втором выходеузла 2, соединенного с первым входомузла 5.На втором такте в сопровожденииинтерфейсных сигналов на первом выходе блока 9 на первый вход узла 1поступает код адреса сообщения и приналичии разрешающего сигнала на втором входе узла 1 он записывается впамять узла 1. Одновременно сигнал спервого выхода узла 2 поступает навторой вход узла 4, срабатывает триггер 17 и снимает сигнал с выхода уэ"ла 4, запрещая тем самым ввод новойинформации в буферную память устройства. Узел б выявляет во введенномв узел 5 Формате признак адресной посылки и формирует на своем первом выходе сигнал настройки блока 10 нанацало сообщения, на втором выходе 3сигнал установки узла 8, а на третьем выходе - сигнала передаци,. запоминаемого в триггере 15 узла 7 и поступающего на третий вход блока 10как признак налиция информации для40передачи в узле 1 буферной памяти устройства. Налицие одновременно двуходинаковых сигналов на первом и третьем входах блока 10 является необходимым и достатоцным условием подготовки его к передаче первой адреснойпосылке в начале нового сообщения,поступающего от устройства,По истечении времени, определяемого ал горит мом пере строй ки передающего блока 10, с выхода первого блокаф10 на вход узла 3 поступают сигналы,обеспецивающие появление сигналов напервом, втором и третьем выходах узла 3. Сигнал, поступающий с первоговыхода узла 3, обеспецивает разреше-ние вывода кода адреса сообщения изузла 1 цереэ первый вход узла 8 итретий выход узла 8 на второй вход 14 1 Облока 10. Сигнал, поступающий со второго выхода узла 3 на первый вход узла 4, при наличии сигнала, поступающего с первого выхода узла 8 и свидетельствующего о том, цто вся информация из узла 1 передана на третий выход узла 8, обеспечивает формирование на выходе узла 4 состояния устройства сигнала, поступающего на вход программируемого блока и извещающего последний о возможности ввода оцередной информационной посылки заказанного сообщения. Сигнал, поступающий с третьего выхода узла 3 на третий вход узла 7 для сброса триггера 15, Формируется до появления сигналов на выходе первом и втором узла 3 и обеспечивает однократность ввода очередного байта сообщения в блок 10 передачи, так как при его появления узел 7 снимает сигнал на своем выходе, прекращал действие инициативного сигнала на третий вход блока 10 передачи, С момента появления сигнала на выходе узла 4 устройство находится в исходном состоянии с той лишь разницей, цто в узле 8 включен сцетцик, обеспечивающий сцет передаваемых бай. тов информации в сообщении с помощью сигналов; поступающих на его цетвертый вход.В следующий момент времени, продолжительность которого определяется временем передаци блоком 10 адресной посылки, возможны три режима развития процесса обмена. Режим ввода оцередного сообщения в устройство. Программируемый блок 9 вводит в узел 1 буферной памяти два очередных информационных байта, В этом слуцае в оцередном разряде формата сообщения присутствует признак информации и узел 5 на первом выходе выставляет сигнал, цто позволяет в узле 8 выявить момент заказа связи с блоком 10 и сформировать сигнал, поступающий на второй вход узла 7 для формирования инициативного сигнала, Следствием сигнала на третьем входе блока 10 будут интерфейсные сигналы на первом выходе блока 10, цто приведет к сцитыванию из узла 1 первого байта посылки и заказа церез узел 7 новой связи для передаци второго байта сообщения, цто и произойдет по истечении времени, необходимого для передаци блоком 10 первого информационного байта.11 8984В период времени, с момента поступления очередной информационной посылки и до вывода второго байта посылкина блок 10, равный времени передачиодного байта Фоком 10, си гнал состояния на выходе узла 4 не восстанавли-,вается, так как на третий вход узла4 сигнал не поступает. После выводав блок 10 двух байт, хранившихся вузле 1 буферной памяти, на первом и 16третьем входах узла 4 одновременноприсутствуют сигналы, обеспечивающие формирование на элементах И 16и 18 сигнала состояния.Режим начала ввода нового сообще- иния, Программируемый блок 9 принимает решение не передавать ранее подготовленное решение, д передать более экстренное новое. Этот режимобеспечивается за сцет внеоцередной 2 опередачи адреса нового сообщения,не дожидаясь оконцания передаци предыдущего сообщения. Перестройка устройства и блока 10 осуществляется аналогично описанному режиму передачи 25адресной посылки между блоками 9 и10. Наличие абсолютного приоритета вустройстве для лередаци адреса обеспецивает прерываниепередачи любогосообщения в произвольном месте для 39передачи экстренных сообщений,Режим отсутствия очередной информационной посылки. Программируемыйблок 9 принимает решение не передавать значение очередных двух байт инФормации в связи с отсутствием в последних новой информации. 8 этом слу"цае блок 10, не полуцив своевременноОЧередного байта, либо передает нулевое значение информации, цто является признаком отсутствия информации,либо, если этот признак не может бытьиспользован, передает умышленно искаженный код защиты, цто позволяет браковать оцередную посылку в пункте приема. Аналогичная ситуация возникает в случае, если программируемый блок 9 опоздал с пересылкой очередной ин"Я формационной посылки или в случае окончания сообщения. В последнем слуцае блок 10 передачи по истечении заданного времени переходит в режим ожидания или организует передацу другой .информации при его многофункциональном зз исйользовании до тех пор, пока не будет сформирован инициативный сигнал на третьем входе блока 10 передаци. 14 12Таким образом, устройство при меньших аппаратурных затратах обеспечивает трансляцию информации от первого входа узла 1 до третьего выхода узла 8 за время, не превышающее несколько тактов работы логических элементов, примененных в устройстве, вследствие цего истинное время обмена информацией определяется в основном скоростными характеристиками блока 1 О передачи, Кроме того, устройство позволяет осуществлять обмен информацией как по инициативе блока передаци, так и по инициативе программируемого блока и обеспечить настройку устройства на обмен различным форматом сообщения. Число информационных посылок и место каждой из них в сообщении задано состоянием отдельных разрядов узла памяти формата сообщения. Устройство позволяет также по инициативе программируемого блока обеспечить настройку устройства и блока передачи на нацало передачи произвольного сообщения, адрес которого поступает из буферной памяти через узел выявления очередности на один из входов блока передачи дискретной информации, Налицие узла дешифрации позволяет обеспечить прерывание передаци любого сообщения для организации передачи нового экстренного сообщения. В устройстве исключена потеря информации в связи с невозможностью ввода в узел буферной памяти новой информационной посылки до тех пор, пока ранее хранившаяся посылка не будет передана блоку передачи, и на выходе узла формирования сигнала состояния. не появится сигнал, разрешающим ввод новой информационной посылки.Формула изобретения1. Устройство для обмена информацией, содержащее узлы согласования интерфейса приема и передани, входы которых являются соответственно первым и вторым входами устройства, и узел буферной памяти, первый и второй входы которого подключены соответственно к третьему входу устройства и первому выходу узла согласования интерфейса приема, о т л и ц а ющ е е с я тем, что, с целью сокращения аппаратурных затрат, введены узел формирования сигнала состояния устройства, узел памяти Формата сооб13 8981 щения, узел дешифрации адреса посылки, узел формирования инициативного сигнала передачи и узел выявления очередности и момента передачи очередного байта сообщения, причем пер" 5 вый вход узла выявления очередности и момента. передачи очередного байта сообщения подключен к выходу узла буферной памяти, второй входк первому выходу узла согласования интерфейса передачи, соединен " ного вторым выходом с первым входом узла формирования сигнала состояния устройства, третий вход - к первому выходу узла памяти формата сообщения,1 з вторым выходом соединенного со входом уэЛа дешифрации адреса посылки, а четвертый вход - к четвертому входу устройства, первый выход узла дешифрации адреса посылки соединен с ер вым выходом устройства, выход узла формирования сигнала состояния устройства соединен со вторым выходом устройства, а второй и третий входы - соответственно с первыми выходами уз З ла согласования интерфейса приема и узла выявления очередности и момента передачи очередного байта сообщения, пятый вход которого подключен ко второму выходу узла дешифрации адресаЗф посылки, третьим выходом соединенного с первым входом узла формирования инициативного сигнала передачи, второй выход - ко второму входу узла формирования инициативного сигнала передачи, третьим входом и выхбдбм соединенного соответственно с третьим выходом узла согласования: интерфей" са передачи и третьим выходом устрой" ства, а третий выход - к. четвертому 4 щ выходу устройства, первый и второй входы узла памяти формата Сообщения соединены соответственнО со ВтОРым выходом узла согласования интерфей" са приема и третьим входом устройства2, Устройство по и. 1; О т л и " ч а ю щ е е с я тем, что узел выяв" пения очередности и момента передачи 11 1 чочередного байта сообщения содержитсхему сравнения, первый и второй выходы которой являются соответственнопервым и вторым выходами узла, а первый, второй и третий входы - подключены соответственно к выходу дешифратора номера очередного байта и второму и третьему входам узла, и преобразователь параллельного кода сообщения в, последовательный код, первый и второй входы и выход которогосоединены соответственно с первым ичетвертым входами и третьим выходомузла, третий вход - с третьим выходомсхемы сравнения, .первый и второй входы дешифратора номера очередного байта подключены сортветственно к четвертому и пятому входам узла.3. Устройство по п, 1, о т л ич а ю щ е е с я тем, цто узел формирования сигнала состояния устройства содержит два элемента И и триггер, первый вход которого соединенсо вторым входом узла, а второй входс инверсным выходом первого элемента И, входы которого подключены соот"ветственно к первому и третьему входам узла, а прямой выход - к первому входу второго элемента И, второйвход и выход которого подсоединенысоответственно к выходу триггера ивыходу узла.Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел форми"рования инициативного сигнала передаци содержит элемент ИЛИ, соединенныйвходами соответственно с первым и вторым входами узла, и триггер, входыи выход которого подключены соответственно к выходу элемента ИЛИ и третьему входу и выходу узла.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 525080, кл. С 06 Г 3/бй, 1971.2, Блок ретрансляции БК.2 УЗ.Техническое описание ЭФЗ.065,098 ТО.1977 (прототип),