Устройство для деления двоичных чисел

(2) Неизвестным параметром полученного неравенства является показатель степени 1, который и определяет множитель нормализации. Для определения показателя необходимо привести неравенство (1) к более удобному Виду полагая, что В Ф О;в противном случае операция деления невозможна. Логарифм по основанию два от обеихчастей неравенства (2)1 оя (- ) 6 1 о 8 (2 ) Упрощая его, получают 1 од А - 1 оя В1 с .Таким образом, показатель степени 1 с множителя нормализации легкоопределяется по известным кодам делимого.и делителя. Если показатель 1 сполучается дробным, его округляют доближайшего большего целого числа.Возводят два в степень, равную этому целому числу,и получают множитель нормализации делителя.Предлагаемый процесс нормализации кода делителя операции делениядвоичных чисел производится перед началом операции деления после запоминания кодов делимого и делителя ине требует определенного количествапоследовательных сдвигов кода делителя .в процессе нормализация кода делителя.Устройство работает следующим образом.До начала операции деления регистр3 частного устанавливается в нулевоесостояние, в регистр 2 делителя записывается п-разрядный делитель,п-разрядного делимое записывается в регистр 1 делимого, причем в (и+1) разряды регистра 1 делимого и регистра2 делителя записываются сигналы "О";триггер 7, счетчик 18 циклов, первый20 и второй 21 триггеры устанавливаются в нулевое состояние.Код делимого, записанный в регистр1 делимого поступает на входы первого 12 блока вычисления лограрифма,выполненного на блоке памяти, в каждой ячейке которого записано числа,соответствующее логарифму по основанию два в зависимости от адресного номера ячейки,Ф Таким образом, на выходе первого блока 12 формируется сигнал 1 орА (где А - код делимого в регистре 1 делимого), целая часть которого поступает на разрядные входы первой группы входов второго 14 сумматора. Код делителя, записанный в регистр 2 делителя, поступает на входы второго блока 13 вычисления логарифма, на выходе которого аналогично преобраэо" ванию кода делимого в первом блокв 12, формируется сигнал 1 оц В (где В - двоичный код делителя, причем результат логарифмирования представляется в дополнительном коде). Целая часть результата 1 ор В поступает на разрядные входы второй группы второго 14 сумматора, на вход переноса Со которого поступает сигнал "1". Таким образом, на выходах второго 14 сумматора формируется сигнал разности логарифмов кодов делимого и делителя плюс единица. 251 орА - 1 оя В + 1 = 1 сДвоичный код результата 1 с выхода второго 14 сумматора поступает науправляющие разрядные входы коммутатора 15, в соответствии с которым 30сигнал кода делителя с информационных,разрядных входов коммутатора 15 поступает на вход коммутатора 15 в виде 2 , т.е. операция нормализациикода делителя проводится сразу жепосле записи кодов делимого и дели теля в регистры 1 делимого и 2 делителя.Сигнал кода с выхода второго 14 40 сумматора поступает на адресные разрядные входы демультиплексора 8, вкотором в зависимости от сигнала наадресных входах производится коммутация сигнала с информационного входана один из его выходов. Далее начинается пошаговый процесс определенияцифр частного по алгоритму, согласнокоторому код делимого из регистра 1делимого со сдвигом по один в сторону старшего разряда подается наразрядные входы первой группы входовпервого 4 сумматора, причем на первый вход первых разрядных входов сумматора подается сигнал "О", Код делителя из регистра 2 делителя, нормализованный с помощью коммутатора 15через блок 11 преобразования кода,поступает на разрядные входы второйгруппы первого 4 сутитора в допол5 16174 нительном коде. В первом 4 сумматоре производится вычитание нормализованного кода делителя из кода делимого.Результат вычитания определяется по (и+2)-разрядному выходу первого 4 сумматора, сигнал с которого инвертируется элементом НЕ 5, поступает через информационный вход демультиплексора 8 на соответствующий его выход и через группу 9 элементовИЛИ на соответствующий входной разряд регистра 3 частного. Кроме того, сигнал знакового (и+2)-го разряда остатка с разрядного (и+2)-го выхода первого 4 сумматора запоминается в триггере 7, сигнал с выхода которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6 поступает на управляющий вход блока 11 преобразования кода и управляет 20 передачей нормализованного кода делителя на вторые разрядные входы первого 4 сумматора в следующем такте определения цифры частного, Остаток с разрядных выходов первого 4 25 сумматора одновременно с записью цифры частного в регистре 3 частного записывается в регистр 1 делимого, Далее процесс повторяется: код остатка поступает на первые разрядные вхо- ЗО ды первого 4 сумматора сдвинутым на один разряд в сторону старшего разря, да, на первый вход первой группы разрядных входов первого 4 сумматора поступает сигнал "0". Если в соот 35 ветствующий разряд регистра 3 частного и в триггер 7 в предыдущем цикле был записан сигнал "1", соответствуюший положительному остатку, то нормализованный в коммутаторе 15 код де лителя через блок 11 преобразования кода подается на вторые разрядные входы первого 4 сумматора в дополнительном коде, в первом 4 сумматоре производится вычитание нормализован ного кода делителя из кода остатка, Если в регистр 3 частного и триггер 7 в предыдущем цикле был записан сигнал н 110 , соответствующий отрицательному остатку, то нормализованный код де лителя подается на первый 4 сумматор в прямом коде и в первом сумматоре производится сложение кода остатка с нормализованным кодом делителя. Сигнал с (и+2)-го разрядного выхода пер 55 вого 4 сумматора инвертируется элементом НЕ 5 и записывается черездемультиплексор 8 и группу 9 элементов ИЛИ в тот же разряд, регистра 3 37 6частного, в который была записана первая цифра частного в первом циклЬ процесса деления, а первая циАра частногс в момент записи второй циАры частного сдвигается на один разряд в сторону старшего разряда в регистре 3 частного. Сигнал знакового (и+2)-го разрядного выхода первого 4 сумматора инвертируется и запоминается в триггере 7. Далее процесс повторяется.Импульсы (Аиг.За) с выхода генератора 16 тактовых импульсов через элемент И 17 поступают на счетный вход счетчика 18 циклов, на тактовый вход первого 20 триггера и на первый выход блока 10 управления. Счетчик 18 циклов подсчитывает количество циклов деления. Первый 20 и второй 21 триггеры образуют схему формирования импульсов (фиг,Зб), Аронт которого совпадает с фронтом первого из последовательности импульсов (Ацг.За), а спад импульса (фиг,З) совпадает с Аронтом второго импульса последовательности импульсов (фиг.За),поступающей с выхода элемента И 17. Импульс (фиг.Зб) с прямого выхода первого 20 триггера постулат на второй выход блока 10 управления и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на втором входе которого присутствует сигнал "0 с выхода триггера 7, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 Ьормируется сигнал "1", который поступает на вход управления блока 11, вход заема и (и+2)-разрядный вход второй группы входов первого сумматора 4, переводя поступающий на вторую группу разрядных входов первого сумматора 4 нормализованный код делителя в дополнительный код. На первую группу разрядных входов первого сумматора 4 подается прямой код делимого с разрядных выходов регистра 1 делимого, сдвинутый на один разряд в сторону старшего разряда, причем на первый разрядный вход первой группы входов первого сумматора 4 подается постоянно сигнал "0".В первом сумматоре 4 производится вычитание нормализованного кода делителя иэ кода делимого, в первом цикле определения циАры частного вычитание является обязательным в силу данного алгоритма деления двоичных чисел. На разрядных выходах с первого по (п+1)-й первого сумма 1617437тора 4 формируется код остатка, Знакостатка формируется на (и+2)-разрядном выходе первого сумматора 4 исоответствует сигналу 0", если остаток положительный или сигналу "1",5если остаток отрицательный, Соответственно, в первом случае в ре"гистр 3 частног. необходимо записатьсигнал "1",во втором случае необходимо записать в регистр 3 частного"0". Сигнал знака остатка с (п+2)разрядного выхода сумматора 4 инверти.руется элементом НЕ 5 и поступает наинформационный вход триггера 7 и ин"Формационный вход демультиплексора8. По сигналам на адресных разрядных входах демультиплексора 8 сигналс его информационного входа коммутируется на один иэ его выходов, например, второй. На остальных выходахдемультиплексора 8 присутствуют сигналы "0" вс всех циклах определенияцифр частного,Сигнал с второго выходадемультиплексора 8 поступает на второйвход первого элемента группы 9 элементов ИЛИ и с его выхода поступаетна второй разрядный вход регистра 3частного. 30С первого выхода блока 10 управления импульсы (Фиг.За) поступают навход разрешения записи регистра 1 делимого, тактовый вход триггера 7 итактовый вход регистра 3 частного.По спаду первого из последовательности импульсов (Фиг,За) сигнал свторого разрядного входа регистра 3.частного записывается на второй разрядный выход регистра 3 частного, в 40остальные разрядные выходы регистра 3частного записываются сигналы "0",Одновременно с записью информации врегистр 3 частного производится запись информации о знаке остатка в 45триггер 7. Кроме того, в регистр 1делимого по спаду первого импульсапоследовательности (фиг.За) записывается код остатка с разрядных выходов первого сумматора 4. Этим заканчивается Формирование первой цифрычастного.На первом входе элемента ИСКЛЮЧАЮВЕЕ ИЛИ 6 после окончания Формирования первой цифры частного устанавливается сигнал "0" (Фиг.Зб) со второго выхода блока 10 управления. Такимобразом, сигнал на выходе элементаИСКЛЮЧАЮШЕЕ ИЛИ 6 до окончания цикла деления повторяет сигнал на его втором входе, т.е. сигнал с выхода триггера 7, который характеризует знакостатка, полученный при формировании первой цифры частного (в последующих циклах - полученной при определении предыдущей цифры частного).Сигнал с выхода триггера 7 поступаетна вход управления блока 11, на входзаема в (п+2)-разрядный вход второйгруппы первого 4 сумматора. Если остаток при формировании первой цифрычастного был отрицательный, то втриггер 7 записывается сигнал "О",который поступает на вход заема и(и+2)-разрядный вход второй группывхбдов первого 4 сумматора и входуправления блока 11, разрешая прохождение нормализованного кода делителя с выходов коммутатора 15 на разрядные входы второй группы входовпервого 4 сумматора в прямом коде.Если остаток при Формировании первойцифры частного бып положительный, тов триггер 7 записывается сигнал "1",который поступает на вход заема и (и+2)разрядный вход второй группы входовпервого 4 сумматора и на вход управления блока 11 преобразования кодаи переводит код делителя, нормализованный в коммутаторе 15, в дополнительный код.Таким образом, если остаток приформировании первой цифры частного -отрицательный, в первом 4 сумматорепроизводится сложение остатка с нормализованным кодом делителя, в случае, если остаток - положительный,в первом 4 сумматоре производитсявычитание из остатка нормализованного кода делителя,Знак очередного остатка Формируется на (и+2)-разрядном выходе первого 4 сумматора, инвертируется элементом НЕ 5 и через демультиплексор8 поступает на второй его выход ивторой вход первого элемента ИЛИгруппы 9 элементов ИЛИ, с выхода которого поступает на вход второго разряда регистра 3 частного, Кроме того, знак очередного остатка с выхода элемента НЕ 5 записывается в триггер 7. Сигнал с первого элементаИЛИ группы 9 элементов ИЛИ черезвход второго разряда регистра 3 частного и сигнал с второго разрядного, выходго регистра 3 частного черезвторой элемент ИЛИ группы 9 элемен161743 9та ИЛИ по спаду второго импульсапоследовательности импульсон (фиг.3 а)записывается на второй и третий раз-рядные выходы регистра 3 частного. Востальные разрядные выходы регистра3 частного записываются сигналы О".Одновременно с записью второйЮцифры частного в регистр 3 частногознак остатка записынается н триггер7, а код очередного остатка с первого по (и+1)-й разрядных ныходонпервого 4 сумматора записывается нрегистр 1 делимого, Так происходитформирование второй цифры частногои запись ее в регистр 3 частного, атакже сдвиг в регистре 3 частногопервой цифры частного на один в сторону старшего разряда.В триггере 7 производится запоминание знака остатка для последующего цикла деления.После определения всех цифр частного последний из последовательностиимпульсов (фиг.3 а) поступает на счетный вход счетчика 18 циклов, на выхон нде которого формируется сигнал 1, который инвертируется элементом НЕ 19и поступает на первый вход элементаИ 17, блокируя поступление импульсов 3 Ос выхода генератора 16 тактовых импульсов на выход элемента И 17, Этимоперация деления двоичных чисел заканчивается.Так как операция деления двоичныхчисел производится с модулями двоичных чисел, знаки делимого и делителяв процессе деления не используются,поэтому знак частного может быть определен, например, в результате 40сравнения сигналов знаков делимогои делителя на элементе ИСКЛЮЧАЮЩЕЕИЛИ и записан н триггер одновременнос записью кодов делимого и делителясоответственно в регистры делимого и 45,целителя.Если на адресные входы коммутатора15 поступает отрицательный код (н случае превышения кодом делителя кодаделимого, т.е, 1 оя А - 1 о 8 В 60), сдви га кода делителя не происходит. Этоможет быть достигнуто, например,блокировкой адресных входов коммутатора. 55формула изобретения Устройство для деления двоичныхчисел, содержащее регистры делимого,7 1 Оделителя и частного, первый "умматор, элементы НЕ и ИСКЛЮЧАЮ 11 ЕЕ ИЛИ, блок- преобраэования кода делителя, триггер, демупьтиплексор, группу элементов ИЛИ и блок управления, первый выход которого соединен с синхровходами триггера, регистров делимого и частного, выходы разрядов с первого по (и+1)-й регистра делимого соединены с первым информационным входом разрядов с второго по (и+2)-й первого сумматора, информационный вход первого разряда которого соединен с входом логического нуля устройства, выход суммы перФного сумматора соединен с информационным входом регистра делимого, выход знакового разряда первого сумматора соединен с входом элемента НЕ, выход которого соединен с информационными входами демультиплексора и триггера, выход которого соединен с первым входом элемента ИСКЛЮЧАЮ 111 ЕЕ ИЛИ, выход которого соединен с управляющим входом блока преобразователя кода делителя и вторым информационным входом (и+2)-го разряда и входом переноса первого сумматора, второй информационный вход с первого по (и+1)-й разрядов первого сумматора соединен с выходом разрядов блока преобразования кода делителя, второй выход блока управления соединен с вторым входом элемента ИСКЛЮЧАЮ 111 ЕЕ ИЛИ, выход первого разряда демультиплексора соединен с информационным входом первого разряда регистра частного, информационные входы разрядов с второго по ш-й которого соединены с выходами элементов ИЛИ группы, первые входы которых соединены с выходами разрядов с второго по ш-й соответственно демультиплексора, вторые входы элементов ИЛИ группы соединены с выходами разрядов с первого по (ш)-й регистра частного, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два блока вычисления логарифмов, коммутатор и второй сумматор, выход которого соединен с управляющими входами демультиплексора и коммутатора, выход которого соединен с информационным входом блока преобразования кода делителя, выход регистра делимого соединен с входом первого блока вычисления логарифма, выход которого соединен с первым информационным входом второго суммато 1116 ра, второи информационный вход которого соединен с выходом второго блока вычисления логарифма, вход которого соединен с выходом регистра де 17437 12лителя и информационным входом комьмутатора, вход переноса второго сумматора соединен с входом логической единицы устройства.1617437 Фиг актор Л.Пчолинская Лончаков оррект КНТ СС тельскиц комбинат "Патент", г. Ужг ул. Гагарина, 1 Производственн ЗаказВНИИПИ осударственного ко 113035, Мо