Запоминающее устройство с самоконтролем

50 Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системахповышенной надежности и производи 5тельности;Целью изобретения является повышение быстродействия.На фиг.1 представлена схема запоминающего устройства с самоконтролем; 10на Фиг,2 - схема блока управлениярегенерацией; на фиг. 3 - схема формирователя запросов регенерации; нафиг. 4 - схема формирователя сигналов; на фиг.5 и б - схема блока управления.Запоминающее устройство с самоконтролем (Фиг.1 ) содержит блок 1памяти, формирователь 2 сигналов,мультиплексор 3, блок 4 управления,формирователь 5 сигналов регенерации,блок 6 управления регенерацией,первый 7 и второй 8 шинные Формирователи, блок 9 обнаружения и исправления ошибок,"первый 10 и второй 11 25буферные регистры, элемент И 1 2,адресные входы 13, информационные входы-выходы 14, вход 15 синхронизации,входы 16 признаков обращения, вход1 7 младшего разряда адреса, вход 18выборки старшего байта, вход 19 записи, вход 20 чтения, вход 21 начальнойустановки, выходы неготовности 22 инекорректируемой ошибки 23, 11 а Фиг,1обозначены также связи 24 - 42,35Блок управления регенерацией. 57, счетчики 58 - 60 и элементыИ-НЕ 61 и 62, 45Формирователь сигналов (фиг,4)содержит элементы И-НЕ 63 - 66 и Формирователь 67 импульсов.Блок управления (фиг,5 и 6) содержит триггеры 68 - 73, формирователь 74 импульсов, элементы НЕ 75 -84, элементы, И-НЕ 85 - 97, элементыИЛИ-НЕ 98 - 100, элемент ИЛИ 101,элементы И 102 и 103 и элемент ИСК, ЛЮЧАЮЩЕЕ ИЛИ 104.Устройство работает следующим образом.Предварительно с входа 21 подается сигнал начальной установки, Таким образом эацается рабочий режим устройства.На вход 13 устройства поступает код адреса, на двунаправленную шину данных 14 - информационный код, на вход 15 - синхросерия от процессора, на вход 16 - сигнал обращения к устройству, на вхоДы 17 - 20 - управляющие сигналы.Состояния управляющих входов и выполняемые соответствующие операции приведены в таблице. В операции "Запись слова" данныес входов 14 поступают на шинные Формирователи 7 и 8, выходы которых подключены к внутренней магистрали дан- .ных, к которой подключены также вхо- .ды-выходы магистральных буферных регистров 10 и 11, блока 1 памяти иблока 9 обнаружения и исправленияошибок, Блок 9 принимает данные смагистрали и Формирует контрольныеразряды по коду Хэмминга, которыепередаются на контрольные входы блока1 памяти,Адрес с входа 13 через мультиплексор 3 частями поступает на адресныевходы блока 1 памяти,По сигналу с входа 16, поступающему на Формирователь сигналов(Фиг,4), Формирователь 67 импульсовс задержкой, определяемой НС-цепочкой на его входе, генерирует управляющий импульс, который с выхода 36поступает на мультиплексор З,Формируется также сигнал выборки строки БАБблока 1 памяти, поступающий на выход37. Из этого сигнала с помощью элементов 65 и 66 и элемента задержкив виде БС-цепочки Формируется сигналвыборки столбца САБ блока 1 памяти,поступающий на выход 38, в соответствии с временной диаграммой работыдинамических микросхем памяти. Посигналам от процессора, поступающимс входов 17 и 18 устройства на блок4 управления 4 фиг. 5 и 6), триггеры 68 и 69 устанавливаются .в "1" иприход сигнала с входа 16 устройстване изменяет их состояния, Теперь припоявлении от процессора сигнала записи на входе 19 устройства с помощьюэлементов 89 и. 90 Формируется сигналзапнси Ю блока 1 памяти, поступающий на выход 24 блока 4 управления,Также с помощью элементов 86 - 88 иэлемента задержки в виде ЯС-цепоч 5 15699 ки формируется сигнал приема данных ВГблока. 1 памяти, поступающий на выход 25 блока 4 управления. Сигнал р ррешения передачи данных Г блока1 памяти Формируется на выходе элемента И 12 по сигналу записи от процессора, поступающему с входа 19 устройства.В операции "Чтение" адрес с входа1013 устройства через мультиплексор 3 поступает на адресные входы блока 1 памяти. Формирование сигналов управления мультиплексором (выход 36), выборки строк блока памяти НАБ (выход 37), выборки столбцов блока памяти САЯ (выход 38) и сигнала (выход 41) для блока 4 управления производится формирователем 2 сигналов аналогично операции "Запись слова", По 20сигналу с выхода 41 Формирователясигналов 2 блок 4 управления с помощью элементов 99 и 76 устанавливает триггер 71 в "1" и блокирует сигналом с выхода 42 Формирование сигна лов на выходах 37 и 38 в Формирователе 2 сигналов. Сигнал чтения от процессора с входа 20 устройства, поступив на элемент В 7 блока управления, Фиксирует состояние сигнала выборки направления передачи данных блока памяти (выход 25) в состоянии, соответствующем выдаче данных Сигнал разрешения передачи данных Г блока 1 памяти Формируется на выходе элемента И 12 по сигналу чтения от35 процессора, поступающего с входа 20 устройства. После появления считанных данных на внутренней магистрали (0 р В 1 з у К р 1) устройства В со ответствии с временной диаграммой работы по сигналу с выхода 41 формирователя 2 сигналов с помощью элементов 99, 77 - 79, 93, 103 блока 4 управления Формируется сигнал записи в первый 10 и второй 11 буферные регистры на выходе 28 блока 4 управления, Этот сигнал записи поступает также в бпоке 4 управления на формирователь импульсов (триггер 70 и.элемент задержки в -виде ВС"цепочки), который вырабатывает сигналы выборки, поступающие с выходов 27 и 26 соответственно на первый О и второй 11 буферные регистры, По сигналу с вы хода 41 формирователя 2 сигналов с помощью элементов 99, 77 - 79, 93 и элемента задержки блока 4 управления триггер 72 переключается и сформиро 05ванный сигнал с, выхода 33, поступая на блок 9 обнаружения н исправления ошибок, переводит его в режим записи информации с внутренней магистрали устройства. Чатем сигнал с прямого выхода триггера 72 через элемент задержки и элементы 82 - 85 переключает триггер 73. Сформированный на инверсном выходе триггера 73 сигнал через элемент И 102 поступает с выхода 34 блока 4 управления на управляющий вход блока 9 обнаружения и исправления ошибок, переводя его тем самым в режим Формирования флагов ошибок, Данные в этом случае поддерживачются на внутреннеи магистрали устройства с помощью буферных регистров 10 и 11.При Формировании блоком 9 обнаружения и исправления ошибок Флага многократной ошибки ДЕГ происходит аварийное прерывание работы процессорапо сигналу с выхода 23 устройства.При образовании блоком 9 обнаружения и исправления ошибок. Флага одиночной ошйбки РГ, поступающего на вход 32 блока 4 управления, через элемент ИЛИ 101 этого блока его значение Фиксируется триггерами 71 и 72, В результате триггер 71 не переключается, подтверждая тем самым состояние сигналов на выходах 37 н 38 формирователя, 2 сигналов, а триггер 72 переключается, задавая тем самым блоку 9 режим выдачи исправленного слова и отключая от внутренней магистрали буферные регистры 10 и 11 снгналами с выходов 27 н 26 блока 4 управления, После выдачи исправленной инФормации на внутреннюю магистральданных сигнал с прямого выхода триггера 72, пройдя. элемент задержки и Формирователь импульса на элементах 82 - 85, образует сигнал записи в буФерные регистры совместно с сигналами их выборки, поступающими соответственно с выходов 28, 27 и 26 блока4 управления, Задний Фронт этого жесигнала перебрасывает триггер 73,сигнал с выхода которого через элемент 102 поступает на управляющийвход блока 9, переводя его в режимформирования контрольных разрядов. Фронт сигнала на выходе триггера 73 запускает формирователь 74 импульсов для генерации сигнала записи в блок памяти, поступающий на выход 24 блока 4 управления. Этот же сигналс помощью элементов 94, 96 и 97 позволяет получить сигналы выборки (вью.ходы 29 и 31 блока 4 управления)шинных формирователей 7 и 8, а такжесигнал, определяющий направление передачи данных в процессор и поступаю-щий с выхода 30 блока 4 управленияна шинные фсрмирователи. После записи в блок 1 памяти восстановленной 10информации все элементы приходят висходное состояние. Таким образом,исключается накопление в памяти ошибок сбойного характера.Если блок 9 обнаружения и исправления ошибок не образует флагов, топри записи значения флага в триггер71 он меняет свое состояние и сигналс выхода 42 блока 4 управления снимает блокировку сигналов на выходах 2 О37 и 38 формирователя 2 сигналов.Триггер 72 также меняет свое состояние,.и поэтому устройство после записи информации в буферные регистры10 и 11 и выборки шинных формирователей 7 и 8 переходит в начальноесостояние.При операции "Запись байта" выполняется чтение данных из блока 1 памяти по описанному алгоритму для слу- ЗОчая формирования блоком 9 обнаруже-.ния и исправления ошибок флага одиночной ошибки ЕР. При этом в блоке4 управления по сигналу, поступающему с входа 16, триггеры 38 и 69 запоминают состояние сигналов на входах17 и 1.8 устройства. При различныхсигналах на входах 17 и 18 логическиеуровни на выходах элементов 104 и 98блокируют сигнал записи, поступающий 40с входа 19 устройства, инициируя темсамым цикл чтения с ошибкой, Толькопосле выдачи блоком 9 исправленнойинформации на внутреннюю магистральустройства она записывается и поддерживается на магистрали только однимбуферным регистром (в зависимостиот состояния сигналов на входах 17и 1 8). Записываемый байт в момент,записи исправленной информации пос Отупает на внутреннюю магистраль устройства через один из шинных формирователей 7 или 8,Во время работы процессора в формирователь 5 запросов регенерации 55(фиг.3) поступают импульсы синхросерии процессора с входа 15 устройства, Триггеры 56 и 57 служат в качестве делителей частоты, а счетчик 58 и элемент И-НЕ 61 позволяют каждые 12,8 мкс Формировать запрос на регенерацию, поступающий на выход 40, Счетчики 59 и 60 и элемент И"НЕ 62 позволяют осуществлять перебор адресов строк блока 1 памяти, поступающих с выхода 39 на вход мультиплексора 3. При непрерывных обращениях к устройству сигнал запуска регенерации с выхода 35 блока 6 управления регенерации поступает на формирователь 2 сигналов и мультиплексор 3 в случае обращения типа "Запись слова" или "Чтение без ошибки". Так, сигнал с выхода 40 Формирователя 5 запросов регенерации запоминается триггером 44 блока б управления регенерацией (фиг,2). Теперь, если сигнал блокировки сигналов БАБ и САБ, .Формируемый на выходе 42 блока 4 управления, снимается раньше, чем кончается сигнал САБ, сформированный формирователем 67, то задний фронт сигнала САБ (выход 38 формирователя 2 сигналов) запускает формирователь 55. Импульс с формирователя 55, пройдя через элемент 47, образует сигнал неготовности на выходе 22 устройства и сигнал на регенерацию (выход 35), С помощью элементов 51 - 54 формируется сигнал сброса триггера 44, Таким образом, регенерация попадает на четвертый такт работы процессора и прерывания его работы не требуется, Злементы 43, 45 и 48 служат для запуска формирователя 55 при.отсутствии обращений к памяти, Если в течение 12,0 мкс после появления запроса на регенерацию постоянно шли обращения типа "Запись байта" или "Чтение с ошибкой", то задний фронт сигнала с выхода 40.формирователя запросов регенерации 5 через элементы 50, 49, 46 блока 6 управления регенерацией запускает формирователь 55 на генерацию сигналов неготовности устройства (выход 22) и регенерации (выход 35) после окончания очередного цикла обращения к памяти,Блок 9 обнаружения и исправления ошибок может быть выполнен на микросхеме К 5533 ВЯ 1, мультиплексор 3 - на микросхеме К 533 КП 2, шинные формирователи 7 и 8 - на микросхеме КР 1810 ВА 86, магистральные буферные регистры 10 и 11 - на микросхеме КР 580 ИР 82.Использование изобретения позволяет увеличить быстродействие устройства за счет уменьшения потерь вре 156905мени на регенерацию информации,сократить непроизводительные потери рабочего времени процессора не менее чем на 1,5 Я.формула и зобретенияЗапоминающее устройство с самоконтролем, содержащее блок управления, формирователь сигналов, первый и второи буферные регистры, блок обнаружения и исправления ошибок, мультиплексор и блок памяти, вход за писи которого соединен с первым выходом блока управления, вход младших разрядов адреса, вход выборки стар" шего байта и выход начальной установки которого являются одноименными входами устройства, вход признака корректируемой ошибки блока управления соединен с одноименным выходом блока обнаружения и исправления ошибок, выход признака некорректируемой 25 ошибки которого является одноименным выходом устройства, первый и второй входы задания режима работы блока обнаружения и исправления ошибок соединены с девятым и десятым выходами 30 блока управления, пятый выход которого соединен с входами задания режима работы первого и второго буферных регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены форс мирователь запросов регенерации, блок управления регенерацией и элемент И, причем первый вход формирова-. теля сигналов соединен с входами 0 признака обращения блока управления и блока управления. регенерацией и является одноименным входом устройства, второй вход формирователя сиг. - налов соединен с входом блокировки блока управления регенерацией и одиннадцатым выходом блока управления, третий и четвертый выходы которого соединены с входами выборки соответственно второго и первого буферных регистров, информационные входы-вы" ходы которых соединены соответственно с входами-выходами младшего и старшего байтов блока памяти, с входами выходами информационных Разря 55 дов блока обнаружения и исправленияошибок и являются информационными входами-выходами устройства, шестой и восьмой выходы блока управления являются соответственно первым и вторым выходами выборки устройства,седьмой выход блока управления является выходом задания режима работыустройства, входы контрольных разрядов блока памяти соединены с выходами контрольных разрядов блока обнаружения и исправления ошибок, вход разрешения передачи данных блока памяти соединен с выходом элемента И, первый вход которого соединен с входом записи блока управления, вход , чтения которого соединен с вторымвходом элемента И и является одноименным входом устройства, вход записи блока управления является одноименным входом устройства, второй выход блока управления соединен с входом чтения блока памяти, адресный вход которого соединен с выходом мультиплексора, информационные входы первой и второй групп которого являются адресными входами устройства, информационные входы третьей группы мультиплексора соединены с адреснычи выходами формирователя запросов регенерации, выход запроса которого соединен с одноименным входом блока управления регенерацией, вход синхронизации.которого соединен с входом синхронизации формирователя запросов регенерации и,является одноименным входом устройства, вход начальной установки формирователя запросов регенерации. соединен с одноименными входами блока управления и блока управления регенерацией, первый выход которого является выходом неготовности устройства, третий вход формирователя сигналов соединен с вторым выходом блока управления регенерацией и первым управляющим входом мультиплексора, второй управляющий вход которого соединен с первым управляющим выходом формирователя сигналов, второй управляющий выход которого соединенс входом записи слова блока управления, третий выход формирователя сигналов соединен с входом выборки строки блока памяти, вход выборки столбца которого соединен с четвертым выходом формирователя сигналов, с входами задания режима блока управления и блока, управления регенерацией.НТ СССР11водственно-издательский комбинат Патент город, ул. Гагарина, 10 Про Заказ 1454 .Тираж 489ВНИИПИ Государственного комитета по изобр113035, Москва, Ж, Раув Подписноетениям и открытиямская наб., д. 4/5