Устройство для сопряжения эвм с магистралью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 191 И 1 с 50 4 С 06 Р 15/16 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМПРИ ГКНТ СССР ОБРЕТЕНИ НИДЕТЕЛЬСТВУ 54) УСТРОЙСТВО МАГИСТРАЛЬЮ. А, БогатыреГришин етение отноой технике тся к выможет быть испи пол р. Специалиэ я школа, 198 лител ь в мног етенияУстройс тво СССР3/00,1984. идет елС 06 ОПИСАН К АВТОРСКОМ 1(56) Смолев В. В. иванные ЦВМ-М,: Выснс. 167-171.Авторское свР 1242970, кл. овано для сопряжения вычисных машин с обшей магистраль машинной системе. Цель изобувеличение быстродействия. тво содержит дешифратор 1 а егистры 2 и 3 адреса и даннь3 1508227 4 50 соответственно, арбитр 4 общей магистЬрали, триггер, элементы И, магистральные усилители, блок 20 прямого доступа к памяти, блок 21 управления, счетчики, дешифратор, генератор, формирователи импульсов, элементы ИЛИ, ,В устройстве регистр 2 адреса и одинИзобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных машин с общей магистралью в многошинной системе.Цель изобретения - увеличение быстродействия устройства, 20На фиг, представлена структурная схема устройства; на фиг,2 - схема блока прямого доступа; на фиг.3 - схема блока управления; на фиг.4 - структурная схема арбитра общей магистрали.Устройство для сопряжения ЭВМ с магистралью содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных, арбитр 4 общей магистрали, 30 триггер 5, три элемента И 6-8, шесть магистральных усилителей 9-14, адресйый вход-выход 15, первый 16 и второй 17 информационные входы-выходы, вход-выход 18 занятости, вход-выход19 синхронизации, блок 20 .прямого доступа к памяти,. блок 21 управления, два счетчика 22 и 23, триггеры 24-30, дешифратор 31, генератор 32 импульсов, четыре формирователя 33- 40 36 импульсов, элементы И 37 и 38, три блока 39-41 элементов И, четыре элемента ИЛИ 42-45, магистральные усилители 46 и 47, вход-выход 48 подтверждения, вход 49 синхрониза ции блока 21 управления, выход 50 выдачи адреса блока 21 управления, вход-выход 51 записи, выход 52 выборки, вход 53 сброса, выход 54 требования прямого доступа, вход 55 предоставления прямого доступа, выход 56 чтения устройства, выход 57 чтения блока 21 управления, выходы 58 и 59 требования прерывания для чтения и записи, вход 60 запроса и выход 61 освобождения блока 20 пря" мого доступа, вход 62 блокировки, вход 63 управления, выход 64 выдачи данных блока 21 управления, вход 65 из счетчиков предназначены для формирования адреса для прямого доступа к памяти. Другой счетчик используется для подсчета количества слов переданной информации. Блок 20 предназначен для формирования сигналов прямого доступа к памяти, 4 ил. требования записи блока 21 управления и вход 66 требования чтения блока 21 управления,Блок 20 прямого доступа содержитдва триггера 67 и 68 и формирователь69 импульсов, причем вход сброса соединен с первыми входами сброса триггеров 67 и 68, вход запроса соединенс входом стробирования триггера 67и входом запуска формирователя 69импульсов, вход предоставления прямого доступа соединен с вторым входом сброса триггера 67 и входом стробирования триггера 68, выход требования прямого доступа соединен.с выхо-дом первого триггера 67, а выход выборки - с выходом второго триггера68, выход освобождения блока 20 подключен к выходу формирователя 69 импульсов и второму входу сброса второго триггера 68.Блок 21 управления содержит счетчик 70, дешифратор 71, пять триггеров. 72-76, два элемента И 77 и 78,элемент ИЛИ 9 и элемент НЕ 80, причем вход 49 синхронизации соединенс входом стробирования счетчика 70,вход 65 требования записи соединенс первым входом элемента И 77, авход 52 выборки вс вторым входомэлемента И 77 и первым входом элемента И 78, второй вход которого. является входом 62 блокировки блока, а третий - входом 66 требования чтенияблока, вход 63 управления соединенс входом элемента НЕ 80, четвертымвходом элемента И 78 и информационным входом триггера 75, вход 53 сброса подключен к первым входам сбросав "0" триггеров 72-76, выходы элементов И 77 и 78 подключены к первому ивторому входам элемента ИЛИ 79 соот-ветственно, выход которого подключенк входу установки в "1" триггера72, выход которого присоединен к входу установки счетчика 70, выходы ко-ется с адресного входа-выхода 15 спомощью дешифратора 1 адреса. Данные от процессора поступают на входрегистра 2 адреса по входу-выходу 16. Синхронизация записи в регистр 2 осуществляется импульсомна вход 51 записи. По этому импульсу на соответствующем выходе дешифратора 1 появляется импульс, по заднему Фронту которого происходит запись данных о начальном адресе врегистр 2 и установка в "1" триггера 26. Таким образом, все устройстваготовы принять информацию,ЭВМ-источник заносит требованияпередачи записью "1" в триггер 5Запись осуществляется по адресу, задаваемому на входе-выходе 15, исинхронизируется импульсом на входевыходе 51 записи. По заднему Фронтуэтого импульса в триггер 5 записывается "1" с входа-выхода 16, Сигналс выхода триггера 5 поступает навход 86 запроса арбитра 4 общей магистрали, Работа арбитра 4 синхронизируется импульсами тактовой частоты, поступающими на вход 84 синхронизации арбитра 4 с генератора 32. После разрешения всевозможных конфликтов и предоставления общей магистрали данному устройству на выходе 87арбитра 4 появляется единичный потенциал, который поступает на вход-выход8 занятости магистрали и блокируетработу всех арбитров 4 устройств системы. Потенциал с выхода 87 арбитра 4 поступает также на П-вход триггера 30. По переднему Фронту сигнала, поступавшего с выхода 87 арбитра4, Формирователь 38 импульсов Формирует импульс прерывания, который передается по выходу 58 требованияпрерывания по чтению ЭВМ, получивэтот сигнал, заносит новое значениев регистр 3 адреса и счетчик 23 слов.Запись в счетчик 23 синхронизируется импульсом на входе-выходе 51 записи и производится по адресу, задаваемому на входе-выходе 15. По заднему Фронту импульса на третьем выходе дешифратора 1 адреса триггер27 переключается в состояние "1",инициируя появление высокого уровня сигнала последовательно на выходах элементов И 8 и ИЛИ 45. По переднему фронту этого сигнала на выходе54 блока 20 появляется потенциал,появление которого останавливает 5 150822торого подключены к входам дешифратора 71, выход элемента НЕ 80 соединен с третьим входом элемента И 77и информационными входами триггеров74 и 76, первый выход дешифратора 71соединен с входом установки в "1"триггера 73, второй выход - с входомстробирования триггера 74, третийвыход - с входами стробирования триг- Огеров 75 и 76, четвертый выход - свторыми входами сброса в "0" триггеров 75 и 76, пятый выход - с вторымвходом сброса в "0" триггера 74,шестой выход - с входами стробирования триггеров 72 и 73, выход триггера 73 является выходом 50 выдачи адреса блока, выход триггера 74 - выходом 64 выдачи данных блока, выходтриггера 75 - выходом 57 чтения блока, выход триггера 76 - выходом 51з аписи блока.Арбитр 4 общей магистрали содержитсчетчик 81, регистр 82 и триггер 83,при этом вход 84 синхронизации подключен к входу стробирования счетчика81, вход 85 установки - к входу установки счетчика 81, выходы регистра82 соединены с информационными входами счетчика 81, вход 86 запроса соединен с входом сброса в "0" триггера83, вход стробирования которого подключен. к выходу переноса счетчика 81,а выход триггера 83 является выходом87 арбитра,35Устройство работает следующим об -разом,Обмен информацией между паройЭВМ системы с использованием предлагаемого устройства происходит по общей 40магистрали, которая содержит четырелинии: вход-выход 17 информации, входвыход 18 занятости, вход-выход 19синхронизации, вход-выход 48 подтверждения, 45Обмен информацией через общую магистраль начинается с начальной установки устройств, которая осуществляется подачей импульса на вход 53сброса. По этому импульсу счетчик 22 50адреса, триггеры 5,26,27 и 30 устанавливаются в нулевое состояние, атакже осуществляется сброс блоков 20и 21, на выходах которых появляютсянулевые потенциалы. После сброса во 55всех устройствах системы под управлением процессора происходит записьадреса памяти по приему информациив регистр 2 адреса. Регистр адресу 1508227работу процессора. Процессор выдаетсигнал предоставления прямого доступа на вход 55. По этому импульсу снимается уровень с выхода 54 и выдается потенциал 1 на выход 52 выборки.1 11 5Этот сигнал поступает на вход выборки блока 21 управления. По переднему Фронту этого сигнала блок 21 управления, работа которого синхрониэи Оруется импульсами тактовой частоты,йоступающими на вход 49 синхронизации, начинает вырабатывать сигналыцикла обращения к памяти ЭВМ. В первой Фазе этого цикла происходит выдача адреса на вход-выход 15, задаваемого регистром 2 и счетчиком22, Адрес выдается в течение всегоцикла, Выдача осуществляется путемпоявления единичного потенциала на 20выходе 50 выдачи адреса блока 21 управления, Чтение данных из памятисинхронизируется импульсом, поступающим на выход 56 чтения с выхода50 чтения блока 21 управления через 25элемент И 37, второй вход которогонаходится в состоянии "1", По зад-.нему, фронту этого имеульса происходит запись информации с входа-выхода 16 данных в регистр 3 переключение в "О" счетного триггера 24 и появление импульса на выходе формирователя 35. Импульс с выхода Формирователя 35 поступает на вход-выход 19синхронизации через магистральныйусилитель 13. Информация с первойгруппы выходов регистра 3 данныхпоступает на вход-выход 16,На приемной стороне информацияс входа-выхода 17 поступает на вторую группу входов регистра 3.Регистр 3 данных условно разбитна две части, Первая часть регистрадоступна по записи с входа-выхода16, а вторая с входа-выхода 17, Соответственно чтение из регистра происходит на входи-выходы 17 и 16.По заднему Фронту импульса синхронизации, поступающему с входа-выхода19 происходит запись информации врегистр 3 с второй группы входов ипереключение в "1" счетного триггера 25. Информация с второй группывыходов регистра 3 данных поступаетна входы дешифратора 31. Первым словом по общей магистрали должна передаваться адресная информация. Еслиустройство адресуемо, то на выходедешифратора 31 появляется единичный потенциал, который поступает на Э- вход триггера 28. Импульс входа-выхода 19 поступает на С-вход триггера 20, П-вход которого находится в состоянии "1", По заднему фронту этого импульса на выходе триггера 29 появляется перепад, по которому состояние дешифратора 31 адреса переписывается в триггер 28, характеризующий адресуемости устройстваВремя переключения триггера 29 больше времени записи в регистр 3. Таким образом на вход-выход 48 подтверждения выставляется потенциал "1" с выхода элемента И 6 через магистральный усилитель 46Потенциал с выхода триггера 28 через элементы И 7 и ИЛИ 45 поступает на вход 60 запроса блока 20. прямого доступа, По переднему Фронту этого импульса на выходе 54 требования прямого доступа появляется потенциал, по которому процессор останавливает свою работу и выдает импульс подтверждения на вход 55, по которому снимаег ся сигнал,с выхода 54 и выставляется потенциал на выход 52 выборки, Таким образом, приемник переходит в режим прямого доступа.Выработку сигналов цикла обращения к памяти осуществляет блок 21 управления. Адрес ячейки памяти, определяемый значением регистра 2 и счетчика 22, передается в ЭВМ под управлением сигнала на выходе 50 блока 21 управления и держится на входе-выходе 15 в течение всего цикла. Во второй Фазе цикла сигналом на выходе 64 выдачи данных блока 21 управления появляется потенциал, под действием которого данные, находящиеся в регистре 3, выдаются на вход-выход 16. Выдача данных синхронизируется импульсом на входе-выходе 51 записи. По заднему Фронту импульса на выходе 64 выдачи данных блока 21 управления пяоисходит установка в "0" триггера 25 устройства- приемника, тем самым снимается потенциал "1" с входа-выхода 48 Hодтверждения. Перепад из "1" в "0" на входе" выходе 48 инициирует переключение в "1 " триггера 24 устройства-источника, что служит сигналом передачи очередного слова. Таким образом, сигналом требования чтения на передающей стороне является фронт сигнала на входе 66 блока 21 управления, 1508227 1 Оа на приемной стороне сигналом требования записи является Аронт сигналана входе 65 блока 21 управления. Доступ к ячейкам памяти осуществляетсяпоследовательно и определяется значениями регистра 2 адреса и счетчика 22. Значение счетчика 22 увеличивается на единицу по заднему фронту импульса на выходе 50 выдачи адреса блока 21 управления, По зацнему фронту этого же импульса уменьшается на единицу значение счетчика23 словВ устройстве-источнике после обнуления этого счетчика на выходе переноса образуется импульс переноса, который устанавливает в "1"триггер 30, подавая низкий уровеньна вход 62 блокировки блока 21 управления и останавливая его работу.Как только последнее слово передаваемого массива принято в памятиприемника на выходе триггера 24 передатчика появляется фронт сигнала,инициирующий появление импульса навыходе формирователя 36 импульсов.Этим импульсом обнуляется триггер 5,что влечет за собой появление "0" навыходе арбитра 4 и на входе-выходе18 занятости магистрали, Уровень "0" 30на входе-выходе 18 влечет установкув "1" триггера 24 и сброс в "0"триггеров 25,28 и 29. Появление "0"в передатчике на выходе 97 арбитра4 и на выходе триггера 28 в приемнике ведет к появлению "0" на входе60 запроса блока 20 прямого доступа,что влечет за собой появление импульса на выходе 61, освобождаяблок 20, по которому устанавливается в исходное состояние счетчик 22,сбрасываются в "0" триггеры 26,27и 30. На выходе 52 выборки появляется нулевой потенциал, На приемнойстороне переключение из "11 в "Оц45триггера 28 влечет появление сигнала на выходе 59 прерывания по записи.Процессор приемника записывает адресв регистр 2 адреса. На передающейстороне процессор, выйдя из режимаостанова, по прямому доступу записы 50вает адрес принимаемой информациив регистр 2,Таким образом, устройства системы возвращаются в исходное состояние.Блок 20 прямого доступа х памяти работает следующим образом, Сброс триггеров 67 и 68 осуществляется импульсом на входе 53 сброса. По этому сигналу триггеры 67 и 68 устанавливаются в "0", 11 о переднему Аронтуимпульса на входе 60 запроса происходит переключение в триггера 67,инициирующего выставление единичного потенциала на выход 54 требованияпрямого доступа. По импульсу на входеподтверждения прямого доступа происходит обнуление триггера 68 и выставление "1" на выход 52 выборки,По снятии сигнала с входа 60 запросана выходе Аормирователя 69 появляется импульс, обнуляющий триггер 68.Этот импульс поступает также на выход 61 освобождения блока 20 прямогодоступа, С выхода 52 выборки снимается потенциал "1".Работа блока 21 управления начинается с начальной установки, котораяосуществляется подачей импульса навход 53 сброса. По этому импульсупроисходит установка в "О" триггеров 72-76. Нулевой потенциал на выходе триггера 72 устанавливаетсчетчик 70 и блокирует его работу,Работа счетчика синхронизируетсяимпульсами, поступающими на вход 49синхронизации. В начальныи моментвремени на входе бб требования чтения находится потенциал "1". На входе 62 блокировки находится потенциал "1". На остальных входах находятся "0". Блок 21 считывает информацию следующим образом.При поступлении "1 на входах 63н 52 на выходах элементов И 78 иИЛИ 79 последовательно появляетсяпотенциал "1", который переключаетв "1" триггер 72, разблокируя работу счетчика 7. На выходах дешифратора71 начинают появляться импульсы. По первому импульсу происходит установка в "1" триггера 73, на выходе выдачи адреса 50 появляется единичный потенциал. По переднему Ьронту третьего импульса переключается в "1" триггер 75, на П-входе которого находится с входа 63. Четвертым импульсом снимается "1" с выхода триггера 75, снимается сигнал с выхода 57 чтения. По заднему фронту этого сигнала снимается потенциал"1" с входа 66, По заднему фронту шестого импульса обнуляется триггер 73, снимая потенциал с выхода 50 выдачи адреса и переключается в "О" триггера 72. Счетчик 70 приводитсяв исходное состояние, Очередной циклчтения блок 21 вырабатывает при появлении "1" на входе 66, Окончаниецикла прямого доступа начинается соснятия сигнала "1" с входа 62 блокировки. Затем происходит снятие сигналов с входов 63 и 52. На выходах62 блокировки и 66 требования чтения появляются потенциалы "1".ОБлок 21 записывает информациюследующим образом,На выходе элемента НЕ 80 находится потенциал "1". При поступлении единичных потенциалов на входы 565 и 52 на выходах элементов И 77и ИЛИ 79 появляется потенциал "1",который переключает в "1" триггер72 и разблокирует счетчик 70. Навыходах дешифратора 71 начинают последовательно появляться импульсы,По первому импульсу на выходе 50выдачи адреса появляется единичныйпотенциал. По переднему йронту импульса на втором выходе дешифратора 2571 переключается в "1" триггер 74,на П-входе которого находится 1 с11 11выхода элемента НЕ 80 . На выходе6 4 выдачи данных появляется пот енци ал " 1 " . По переднему йронту импул ьс а на тр ет ьем выходе дешийратор а 7 1триггер 7 6 переключается в единичноесо ст оян и е , выставляя потенциал 1111на вход-выход 5 1 записи . В-входтриггера 7 6 находится в единичномсостоянии , которое поступает с выход а элемента НЕ 80 ,Четвертым импульсом обнуляется триггер 7 6 . Пятымимпульсом снимается потенциал с выхода 6 4 выдачи данных , а шестым - 40сигнал с выхода 5 О выдачи адреса,По перепаду из " 1 " в "0 " на выходе6 4 снимается потенциал " 1 " на выходе 6 5 . По заднему Фронту импульсана шестом выходе дешифр ат ар а 7 1 происходит обнуление триггера 7 2 , чт оприводит к блокировке счетчика 7 О .Продолжение работы блока 2 1 в режиме записи возможно при появлении" 1 " н а входе 6 5 . В противном случае11 1 11происходит снятие потенциала 1 свхода 5 2 выборки,Арбитр 4 работает следующим о браз ом .Если общая магистраль захвачена , 55н а входе 85 установки арбитра 4 исоответственно счетчика 8 1 находитсяпотенциал " 1 " , блокирующий е г о р аботу . При освобождении общей магистрали счетчик 81 переходит в режим счета. Начальное значение счетчика задается с выхода регистра 82, представляющего собой набор "0" и "1 п в зависимости от приоритета устройства, Чем выше приоритет, тем больше двоичное значение находится на выходе регистра 82. Запросы на захват общей магистрали поступают с входа 86 запроса на вход сброса в "0" триггера 83. При свободной общей магистрали на выходах переноса счетчиков 81 устройств системы последовательно появляются импульсы, которые поступают на вход стробирования триггера 83. В устройстве, которое обладает наивысшим приоритетом и выставило запрос на захват общей м агистрали, происходит установка в "1" триггера 83, выставляя потенциал занятости на входе-выходе 17. Сигнал с входа-выхода 7 блокирует работу счетчиков 81 всех устройств системы, устанавливая их в исходное состояние. Такая реализация арбитра 4 исключает предоставление общей магистрали одновременно двум и более устройствами.Формул а изобретенияУстройство для сопряжения ЭВМ с магистралью, содержащее дешийратор адреса, регистры адреса и данных, арбитр общей магистрали, первый триггер, три элемента И, причем адресный вход-выход устройства соединен с информационным входом дешийратора адреса, первый и второй выходы которого соединены с входами стробирования первого триггера и регистра адреса соответственно, первый информационный вход-выход устройства соединен с разрядами первой группы инйормационного входа регистра данных, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены блок прямого доступа памяти, блок управления, два счетчика, семь триггеров, дешифратор, генератор импульсов, два формирователя импульсов два элемента И, три блока элементов И и четыре элемента ИЛИ, выход первого элемента И соединен с входом-выходом подтверждения устройст. ва, первый инйормационный вход-выход устройства соединен с информационными входами регистра адреса и первогосчетчика и выходами элементов И первого блока элементов И, младший разряд первого информационного входа- выхода устройства соединен с информационным входом первого триггера,5 выход которого соединен с входом запроса арбитра общей магистрали, входсинхронизации которого соединен свходом синхронизации блока управле 10 ния и выходом генератора импульсов, выход второго блока элементов И соединен с адресным входом-выходом устройства, выходы регистра адреса и второго счетчика соединены с первым 15 входом второго блока элементов И, выход выдачи адреса блока управления соединен с вторым входом второго блока элементов И и входами стробирования первого и второго счетчиков, вход ,выход записи устройства соединен с управляющим входом дешифратора адреса и выходом записи блока управления, вход выборки которого соединен с первым. выходом блока прямого досту па к памяти и выходом выборки устройства, вход сброса устройства соединен с входами сброса блока прямого доступа к памяти, блока управления, второго счетчика и первыми входами 30 сброса в ноль с первого по четвертый триггеров, выход арбитра общей шины соединен с выходом требования преры. вания для чтения устройства, выход требования прямого доступа устройства соединен с вторым выходом блока прямого доступа к памяти, вход предоставления прямого доступа устройст ва соединен с входом предоставления прямого доступа блока прямого досту па к памяти, выход второго элемента И соединен с выходом чтения устройства, выход чтения блока управления соединен с входом второго элемен.1та И и первого формирователя им пульсов и первыми входами первого и второго элементов ИЛИ, выход требования прерывания для записи устройства соединен с первым входом первого элемента И, второй выход дешифратора адреса соединен с входом стробирования второго триггера, третий выход дешифратора адреса соединен с входом установки в "1" первого триггера и входом стробирования третьего тригге ра, вход запроса блока прямого доступа к памяти соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены с выходами третьего и четвертого элементов Исоответственно, третий выход блокапрямого доступа к памяти соединен свходом установки в "О" второго счетчика и вторыми входами сброса в "О.с второго по четвертый триггеров, выход переноса первого счетчика соеди"нен с входом стробирования четвертого триггера, прямой выход которогосоединен с первым входом пятого элемента И, второй вход которого соединен с выходом арбитра общей магистрали, первым входом четвертого элемента И и информационным входом чет"вертого триггера, инверсный выход которого соединен с входом блокировкиблока управления, выход пятого элемента И соединен с входом второгоформирователя импульсов, второй входпервого элемента ИЛИ соединен с входом-выходом подтверждения устройства, выход второго Формирователя импульсов соединен с вторым входомсброса в "О" первого триггера, выход первого элемента соединенход первого элемента ИЛИ соединенс входом стробирования пятого триггера, вход установки в "1" которогосоединен с входом-выходом занятости устройства, входами сброса в "О"с шестого по восьмой триггеров и входом установки арбитра общей магистрали, выход которого подключен квходу-выходу занятости устройства,входу управления блока управления ипервому входу третьего блока элементов И, выход которого соединен с вторым информационным входом-выходомустройства, второй вход третьегоблока элементов И соединен с первойгруппой выходов регистра данных, вторая группа выходов которого соединена с информационным входом дешифратора и первым входом первого блока элементов И, второй вход которого соединен с выходом выдачи данных блокауправления и первым входом четвертого элемента ИЛИ, второй вход которо"го соединен с входом-выходом синхронизации устройства, вторым входомвторого элемента ИЛИ и входом строби-рования восьмого триггера, выход которого соединен с входом стробирования седьмого триггера, выход которого соединен с первыми входами первого и третьего элементов И, выходчетвертого элемента.ИЛИ соединен свходом стробирования шестого тригге16 1508227 ерни Составитель В. БородПчолинская Техред А,Кравчук орректо акто Т.ираж 668 омитета по изобросква, Ж, Гауш аказ 5542/51ИИПИ Государственног113035 исно тениям ская н и ГКНТ ССС и открытиямб., д. 4/5 ательский комбинат "Патент", г. Ужгород, ул. Гагарина оизводствен ра, выход которого соединен с входом,требования записи блока управления ивторым входом первого элемента И,вторая группа информационных входоврегистра данных соединена с вторыминформационным входом-выходом устройства, вход стробирования регистраданных соединен с выходом второгоэлемента ИЛИ, выходы второго и третьего триггеров соединены с вторыми входами третьего и четвертого элементов И соответственно, выход первогоформирователя импульсов соединен с 5входом-выходом синхронизации устройства, выход пятого триггера соединенс входом требования чтения блока управления и третьим входом пятого элемента И, выход дешифратора соединен О с информационным входом седьмоготриггера.