Измерительный преобразователь длительности временных интервалов

) 4 С 04 Р 10/О АНИЕ ИЭОБРЕТЕНИ блока 9 цифровой корре 1 О задержки, триггеров и блока 13 вычисления Кроме того, устройство счетчик 2 объема преоб цифроаналоговый преобр балансный компаратор 4 линейно изменяющегося цифровой опорный гене ную шину 15, шину 16 выходных шин 17 "Даннь "Запрос", логический 21 "Запись". В устрой вается получение досто татов преобразования в боты. Кроме того, при ности выходного блока кции, линии 12, 14 и 19 результата. содержит раэовання,аэователь 3 генератор напряжения, льство СССРО/04,ЗОВАТЕЛЬЕРВАЛОВ ратор 6, вхСброс", ите", шинуключ 20, шистве обесп о к импуль устройст У х интерповышение ульрапроцес ой же рение дина достигаетойство фор едовательчей 7 и яд ре- ойчисл зультата ство обе сл ил диапазон измерении шения ОСУДАРСТЭЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСНОМУ СВИДЕТЕЛЬСТ(21) 3940394/24-21 (22) 09.08.85 (46) 07.12.87. Бюл. У 45 (75) С Б Демин (53) 681,317 (088.8) (56) Авторское свидете В 1034011, кл. С 04 Г 02.02,84. (54) ИЗМЕРИТЕЛЬНЫЙ ПРЕОБРА ДЛИТЕЛЬНОСТИ ВРЕМЕННЫХ ИНТ (57) Изобретение относится сной технике в частности к вам для измерения временнь валов. Цель изобретения точности измерений и расши мического диапазона. Цель ся за счет введения в уст мирователя 1 выходной по .ности, двух логических кл11, блока 8 вычисления от что и в прототипе, ус ечивает более широкийИзобретение относится к импульсной технике, в частности к измерительным преобразователям длительности временных интервалов.5Целью изобретения является повышение точности измерения и расширение динамического диапазона.На фиг. 1 приведена структурная схема измерительного преобразователя длительности временных интервалов; на фиг, 2 - структурная схема блока цифровой коррекции; на Фиг. 3 структурная схема блока вычисления результата; на фиг, 4 и 5 - временные диаграммы работы предлагаемого преобразования.Измерительный преобразозатель длительности временных интервалов (Фиг.1) содержит Формирователь 1 входной 20 последовательности, счетчик 2 объема преобразования, цифроаналоговый преобразователь 3 ЦАП), балансный компаратор 4, генератор 5 линейно изме.няющегося напряжения (ГЛИ, циф ровой опорный генератор б, первый логический ключ 7, блок 8 вычисления отношения, блок 9 цифровой коррекции, линию 10 задержки, второй логический ключ 11, первый триггер 12, блок 13 30 вычисления результата, второй триггер 14 входную шину 15, шину 16 "Сброс", п выходных шин 17 "Данные", шину 18 "Запрос", третий триггер 19, третий логический ключ 20, шину 21 "Запись".Входная шина 15 соединена с первым входом формирователя 1, выход которого соединена с суммирующим входом счетчика 2, с входом управле- О ния ГЛИН 5 и входом управления первого логического ключа 7, информационный вход которого соединен с выходом генератора 6, вход управления которого соединен с первым выходом балансного компаратора 4, второй вход которого соединен с входом линии 1 О задержки, первый выход кото-рой соединен с входом синхронизации блока 8, вход установки в нулевое положение которого соединен с третьим выходом линии 10 за,цержки, второй выход которой соединен с информационным входом второго логического ключа 11, вход управления которого соединен с входом синхронизации третьего триггера 19, с прямым выходом первого триггера 12, вход синхронизации которого соединен с четвертым выходом линии 1 О задержки и входом синхронизации блока 13 вычисления результата, информационные входы которого соединены с соответствующими выходами блока 9 цифровой коррекции, первый и второй входы синхронизации которого соединены с соответствующими выходами логического ключа 11, информационные входы блока 9 цифровой коррекции соединены с соответствующими выходами блока 8 вычисления отношений, первый и второй информационные входы которого соединены с одноименными выходами первого логического ключа 7, шина 18 "Запрос" соединена с прямым выходом триггера 4, вход синхронизации которого соединен с вторым выходом счетчика 2, первые информационные выходы которого соединены с входами ЦАП 3, выход которого соединен с вторым входом балансного компаратора 4, второй вход формирователя 1 соединен с инверсным выходом триггера 14, вход установки в нулевое состояние которого объединен с соответствующими входами счетчика 2, блока 8, блока 3, ключа 20 и соединен с шиной 16 "Сброс", шина 2 "Запись"соединена с входом установки в нулевое состояние триггера 19, прямойвыход которого соединен с входомуправления логического ключа 20,выход которого соединен с входомустановки в нуЛевое состояние триггера 12,Блок 9 цифровой коррекции (фиг.2)содержит опорный регистр 22, основной регистр 23, цифровой компаратор24, вычитатель 25, сумматор-вычитатель 26, цифровой коммутатор 27,Первый вход блок;. 9 цифровой коррекции соединен с входом синхрсниза -ции опорного регистра 22, информационные входы которсго соединены синформационными вход,ами блока и информационными входами основного регистра 23, вход синхронизации которого соединен с вторым входом блока,информационные выходы регистра 22соединены с соответствующими первыми входами цифрового компаратора24 и вычитателя 25, знаковый входкоторого соединен с соответствующими входами сумматора в вычитате 26,цифрового коммутатора 27 и выходомцифрового компаратора 24, вторыеинформационные входы которого сое-.динены с соответствующими выходами основного регистра 23 и соответствующими вторыми входами вычитателя 25, сумматора-вычитателя 26, цифрового коммутатора 27, информационные выходы вычитателя 25 соединены с соответствующими входами сумматоравычитателя 26, информационные выходы которого соединены с соответствующими входами цифрового коммутатора 10 27, информационные выходы которого являются соответствующими выходами блока.Блок 13 вычисления результата (фиг.3) содержит сумматор 28, ре гистр 29 параллельчого сдвига. Вход синхронизации блока 13 соединен с соответствующим входом регистра 29, вход сброса которого соединен с соответствующим входом блока, информа ционные выходы регистра 29 соединены с соответствующими выходами блока и сумматора 28, вторые входыкоторого соединены с соответствующими входами блока, выход сумматора 28 соединен с соответствующим входом регистра 29.Преобразователь работает следующим образом.В исходном состоянии триггеры 30 12, 14 и 19 установлены в единичное состояние, на шине 18 выставлен цифровой сигнал нЗапрос" высокого уров - ня, а Формирователь 1 заблокирован цифровым сигналом низкого уровня, 35 поступающим с второго (инверсного) выхода триггера 14 (фиг. 5 н). При поступлении по шине 21 сигнала "Запись" высокого уровня триггер 19 устанавливается в нулевое состояние,40 который открывает логический ключ 20.В ответ на циФровой сигнал "Запрос , воспринимаемый как готовность устройства к работе, по входной шине 16 управления устройства подается45 цифровой импульсный сигнал "Сброс" высокого уровня, по которому производится принудительная установка в исходное нулевое состояние счетчика 2 объема преобразования, блока 850 вычисления отношения, первого 12 и второго 14 триггеров и блока 13 вычисления результата. Перевод второго триггера 14 в нулевое состояние55 сопровождается снятием цифрового сигнала Запроси по выходной шине 18 запроса устройства и разблокирование Формирователя 1, через который в этом случае могут проходить сигналы временных интервалов равной длительности (Фиг. 1, фиг. 5 а-в). По цифровому управляющему сигналу низкого уровня первого триггера 12 осуществляется перевод второго логического ключа 11 в состояние, при котором цифровой импульсныи сигнал низкого уровня, поступающий на его первый информационный вход, проходит на его первый выход.При поступлении цифрового сигнала временного интервала равной длительности Т на шине 15 устройства на вход Формирователя 1 на его выходе формируются цифровые сигналы временных интервалов равной длительности той же размерности, но с крутыми фронтами (логические перепады нОф н 1 н и "1" "0" (фиг. 5 а - б). Так по пе-. реднему фронту цифрового сигнала временного интервала проиэвоцится переключение счетчика 2 объема преобразования, при котором его содержимое увеличивается на единичный квант (например, И=О.;.00 + 1=001), что приводит к соответствующему изменению (увеличению) опорного напряжения И , Формируемого на выходе ПАП 3 и подаваемого на второй опорной вход балансного компаратора 4 с цифровым выходом. Кроме того, осуществляется переключение первого логического ключа 7, при котором цифровые информационные сигналы, поступающие на его информационный вход, проходят на его первый выход, и производится запуск ГЛИН 5, выполненного по схеме двухтактного интег - ратора. Как только его линейно возрастающее напряжение П пересечет уровень опорного напряжения П (П ЪО,), на выходах балансного компаратора 4 формируются цифровые синфазные сигналы (Фиг. 1 и 5 г,д,л),По переднему фронту цийпового сигнала, формируемого на первом (прямом) выходе балансного компаратора 4, осуществляется запуск прецизионного опорного генератора 6, цифровые импульсы которого проходят через первый логический ключ 7 на первый прямой счетный (суммирующий) вход блока 8 вычисления отношения, Формируя цифровой код Мделимого (Фиг. 1 и 5 г-ж,и).По заднему Фронту измеряемого временного интервала равной длительнос 135791325 ти ТосущЕствляется обратное переключение первого логического ключа7, при котором цифровые информационные сигналы по его входу могут проходит на его второй выход, а такжеосуществляется перевод ГЛИН 5 в режим второго этапа интегрирования(разряд). Теперь цифровые опорныеимпульсы с выхода цифрового опорного генератора 6 проходят через первый логический ключ 7 на суммирующийвход блока 8 вычисления отношения,формируя цифровой код М делителя(фиг. 5 Г-е, э)к). Как только Выходное линейно убывающее напряжениеГЛИН 5 пересечет уровень опорного напряжения 1(Б.(Б ), на выопходах балансного компаратора 4 происходит смена полярности цифровыхсинфазных сигналов, Цифровой опорный генератор 6 останавливается.С инверсного выхода балансногокомпаратора 4 цифровой сигнал (фиг.5 л) положительного перепада("О"-)-"1") поступает на вход линии10 задержки и задерживается соответственно по первому его выходу на7 с) ) по второму - на"а) ло третьему - на30З 4 ) а по четвертому - на4)01 э 14 Ъ 2, где ; - время распрострайения информационного сигнала через цепи цифровых элементов. С первого выхода линии 10 задержки положительным Фронтом ("0" - "1") цифровогосигнала, поступающего на вход синхронизации блока 8 вычисления отношения, осуществляется его запуск (нафиг. 1 блок 8 не раскрыт). В блоке 8вычисления отношения выполняется Операция деления двоичных чисел ИЛпо методу итерактивного вычитания делителя. из делимого И ) т.е,Б р.=И,1,-М , ) в результате которогополучается промежуточный итоговыйцифровой код.Следовательно, выбирая соответст,вующие значения огибающих линейноизменяющегося напряжения 1:д ГЛ 1 Н 5,как Б г =3/2)1, где- постоянная интегрирования разряда, можетбыть достигнуто максимальное быстродействие выполнения операции . ите;рационного деления (Фиг, 1),В следующий момент времени8на выходах блока 8 вычисления отношения выставляется цифровой код И Р результата деления, который переписывается в блок 9 цифровой коррекции - в его опорный регистр 22 (Фиг, 2) по положительному фронту цифрового сигнала синхронизации, поступающего на его вход синхронизации через второй логический ключ 11 с второго выхода линии 1 О задержки. В следующий моментпо положительному фронту цифрового сигнала синхронизации по третьему выходу линии 10 задержки, поступающего на второй вход установки в нулевое состояние блока 8, производится установка в исходное состояние его буферных двоичных счетчиков делимого и дели - теля (данные счетчики сбрасываются в 0 импульсным сигналом высокого уровня, который формируется в блоке 8 его Формирователем коротких импульсов (не показано), подготавливая устройство к следующему такту преобразования (фиг.и 5 а-с).В блоке 9 цифровой коррекции (Фиг. 2) выполняется комбинационная операция коррекции итогового результата преобразования текущего такта. Цифровой код М р результата первого такта преобразования, зафиксированный в опорном регистре 22, поступает с его выходов на первые входы цифрового компаратора 24 и вычитателя 25, на вторые их входы с выходов основного регистра 23 поступает цифровой кодр; (д.=2)3).)3) результата последующих тактов преобразования. В комбинационном вычитателе 25 вычисляется цифровой кодОрр; =11 , - ,коррекции результата с учетам знака И р сравниваемых двоичных чисел. Следовательно, в рассматриваемом такте (первый такт) преобразования на выходах вычитателя 25 выставляется цифровой код 1 корр =рр, = ХХ.ХХ-ОО ОО= =ХХХХ, который проходит на первые информационные входы комбинационного сумматора-вычитателя 26. В зависимости от значения цифрового кодаИзнака (=001, еслир,( И р, и И. =100, если Бр,) И,), поступающего на вход управления сумматоравычитателя 26, в последнем выполняется дифференциальная" операция коррекции результата, Например, если в результате 1-го такта преобразования формируется Ид =100, означающий Бр 7 Ярд ) то в результате цифровой Р 1 р 1 )коррекции имеем следующий итоговыйрезультата в данном такте преобразования: Юр, =Бр,. +Б , ,. Когдак =001 1 корр +5Скорректированный цифровой код Хр,: результата с выходов сумматоравычитателя 26 поступает на первые информационные входы цифрового коммутатора 27, а на его вторые информацион ные входы поступает цифровой нескорректированный код И р, с выходов основного регистра 23 во всех после - дующих тактах преобразования, кроме. первого такта преобразования. Одно временно на управляющий вход цифрового коммутатора 27 поступает цифровой код Гкоммутации, по которому организуется его работа. Например, прй значениях И=100 и И=001 20 (1 р Нр, и И рИ р, ) производится переключение цифрового коммутатора 27 в состояние (режим), при котором его первые информационные входы коммутируются на его выходы, а при 25 значении И =001 цифровой коммутатор 27 переводится в другое состояние (режим), при котором его вторые информационные входы коммутируются на его выходы (И р, =Ю р ) . Такой циф ровой режим цифрового коммутатора 27 позволяет дифференцированно управлять итоговой цифровой информацией, Формируя на выходах устройства достоверную измерительную информацию. Таким образом, для первого такта преобразования скорректированный цифровой код 11 р, имеет следующее значение: И р, =И р, +И корр, =ХХ ХХ+ +ОООО=ХХХХ и проходит с выхо дов цифрового сумматора-вычитателя 26 через цифровой коммутатор 27 на его выходы (фиг. 2).В следующий момент через времяна четвертом выходе линии 10 за3держки выставляется цифровой сигнал высокого уровня, по переднему фронту которого производится перепись скорректированного цифрового кода И . рер зультата с выходов блока 9 циФровой 50 коррекции по суммирующему информационному входу в блок 13 вычисления результата, выполненного по схеме накапливающего сумматора на комбинационном сумматоре 28 и регистре 29 55 параллельного сдвига (фиг. 3), а также производится переключение в единичное состояние первого триггера 12, выходной цифровой сигнал высокого уровня которого производит переключение входов-выходов второго логического ключа 11 и установку в единичное исходное состояние триггера 19. Переключение ключа 11 в указанное состояние производится только в первом такте преобразованиякаждого последующего цикла преобразования, состоящих из =21 тактов.С этого момента все цифровые сигналы синхронизации, поступающие в последующих тактах преобразования,проходят с входа второго логического ключа 11 на его второй выход. Наэтом первый такт преобразования за- .вершается и преобразователь подготовлен к очередному такту преобразования (фиг,и 5 а - с),С приходом очередного цифровогосигнала временного интервала равнойдлительности Т по первой входнойинформационной шине 15 устройствана вход формирователя 1 по его переднему фронту производится, как и впредыдущем такте преобразования,увеличение на единичный квант содержимого счетчика 2 объема преобразо -вания, переключение первого логического ключа 7 н запуск ГЛИН 5.Увеличение содержимого счетчика 2объема преобразования проводит кизменению (увеличению) опорного на -пряжения Б д на выходе ЦАП 3, чтоприводит к тому, что запуск цифрового опорного генератора 6 задерживается на интервал времени З 1=/Ч, гдео - квант напряжения, соответствующий младшему разряду ЦАП 3; 7 - скорость изменения выходного напряже -ния ГЛИН 5. Далее весь процесс преобразования повторяется аналогично.Таким образом, за полный циклпреобразования, задаваемого счетчика 2 объема преобразования Тц= Т==2 Т, где Т- длительность развертки ГЛИН 5; ш - разрядность счетчика 2 объема преобразования, наего втором выходе формируется цифровой сигнал "Цикл" высокого уровня.,по.переднему фронту которогопереводится второй триггер 14. Цифровой сигнал низкого ТТЛ-уровня повторому (инверсному) выходу этоготриггера блокирует формирователь 1,а по его первому (прямому) выходупротивофазный цифровой сигнал поступает на вторую выходную шину18 запроса устройства и формируетТочность измерения в пределах РяДа последовательных циклов Т преоб разования увеличивается, если в первоначальный момент времени (в нулевом такте преобразования первого цйкла преобразоьания) осуществить запоминание (привязку) угла Ы нак - лона образующей выходного напряжения У ГЛИН (точки"0" - "1", Фиг.4 а) по значению пдрвого вычисления А,/В отношения и на протяжении всех последующих тактов и циклов преобразования осуществлять цифровую коррекцию результатов измерения относительно данного результата А /В измерения Таким образом, решается проблема достоверности результатов преобразования в процессе работы преобразователя. Такое запоминание в нулевом такте первого цикла преобразования происходит управляющим сигналом Запись" на шине 21 в начале работы преобразователя. 50 55 цифровой сигнал "Запроса" высокого уровня, а на / по первой выходной шине 17 данных преобразователя выставляется результирующий цифровой код.2И= 2 Ы/х, ь 2, 1 с 1,21.хВ предлагаемом преобразователе точность 8 цлг зависит от угла а( наклона - 10 . образующей напряжения БГЛИН 5 и не превышает с =дг С увеличением скорости Ч развертки выходного напряжения ГЛИН 5, что соответствует уменьшению шага квантования, точность 15 измерения соответственно увеличивается. Например, если при уровне опорного напряжения Б=1,О В скорость развертки составляет Ч=10 10 9 с/В, то при 10-уровневом преобразо ванин ЦАП 3 разрешающая способность оценивается в 1,0 1 О с. Если скорость развертки ГК 1 Н 5 составляет Ч=2,0 Ос/В, то при том же 10-уровневом преобразовании ЦАП 3, разрешающая способность составляет величину в 0,2 10. С увеличением разрядности ЦАП 3 разрешающую способность преобразователя можно значительно повысить, сделав его высоко- ЗО точным в измерении длительности Т временного интервала, представленного в виде 1=2 временных интервалов равной длительности.35 Кроме того, преобразователь наряду с обеспечением высокой точности преобразования при той же разрядности выходного блока вычисления результата, что и у известного устройИд+М аства, имеет ви /й,диапазон измеренияФ о р м у л а изобретенияИзмерительный преобразователь длительности временных интервалов, содержащий логический ключ, балансный компаратор, цифровой опорный генератор, счетчик объема преобраэования, цифроаналоговый преобразователь, генератор линейно изменяющегося напряжения, выход которого соединен с первым входом балансного компаратора, первый выход которого соединен с входом управления цифрового опорного генератора, выходы счетчика объема преобразования соединены с информационными входами цифроаналогового преобразователя, выход которого соединен с вторым входом балансного компаратора, о т л и - ч а ю щ и й с я тем, что, с целью гговышения точности измерения и расширения динамического диапазона, в него введены формирователь входной последовательности, два логических ключа, блок вычисления отношения, блок цифровой коррекции, линия задержки, три триггера, блок вычисления результата, причем выход Формирователя входной последовательностисоединен с суммирующим входом счетчика объема преобразования и с входами управления генератора линейно изменяющегося напряжения и первого логического ключа, информационный вход которого соединен с выходомцифрового опорного генератора, вто- рой выход балансного компаратора соединен с входом линии задержки, первый выход которой соединен с входом синхронизации блока вычисле-. ния отношения, первый и второй информационные входы которого соединены с соответствуюшими выходами первого логического ключа, выходы блока вычисления отношения соединены с информационными входами блока цифровой коррекции, первый и второй входы синхронизации которого соединень, ссоответствующими выходами второго логического ключа, информационный вход которого соединен с вторым выходом линии задержки, третий выход которой соединен с входом установки в нулевое состояние блока вычисления отношения, четвертый выход линии за - держки соединен с входом синхронизации блока вычисления результата и1 О первым входом первого триггера выход которого соединен с входом управления второго логического ключа и первым входом третьего триггера, первый выход которого соединен с вхо дом управления третьего логического ключа, выход которого соединен с вторым входом первого триггера, выходные шины блока цифровой коррекциисоединены с соответствующими входами блока вычисления результата,вход сброса которого соединен сшиной "Сброс" и входами сброса блока вычисления результата, счетчикаобъема преобразования, третьегологического ключа и второго триггера,первый вход которого соединен с выходом переполнения счетчика объемапреобразования, инверсный выход второго триггера соединен с входом управления входного блока, информационныйвход которого соединен с первой входной шиной преобразователяз 5996/47 ВНИИПИ Го одписное и по делам 13035, Мо изводственно-полиграфическое предприятие, г, Ужгород, ул. Проектн в,д,/вдарственно изобретениква, Ж,371го комитета СССРи и открытийРаушская наб лрюмеюие и ВреиенюЕГгадлЧЕ