Способ следящего аналого-цифрового преобразования и устройство для его осуществления

,1229954 04 НОЗМ 1 3 ВЕННОЙ КОМИТЕТ ССС ОБРЕТЕНИЙ И ОТКРЫ ГОСУД АРС Г 10 ДЕЛА Я Р,ТЕНИ ЕЛЬСТВ ООПИСАНИЕ ИЗК АВТОРСКОМУ СВИДЕ(56) Авторское свидетельство СССРИ 819954, кл. Н 03 К 13/175, 1977.Статистические измерения и алгоритмизация измерений. Сборник,вып. 4, Рязань, 1978, с. 75, рис.5(54) СПОСОБ СЛЕДЯЩЕГО АНАЛОГО-ЦИФРВОГО ПРЕОБРАЗОВАНИЯ И УСТРОЙСТВОДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ(57) Изобретение относится к вычислительной и измерительной технике иможет быть использовано при построении следящих систем. Цель изобретения - расширение динамического диапазона преобразования. При изменениивходного напряжения, поступающего повходной шине на аналоговые входы 11каналов определения младших разрядов,/осуществляют его сравнение с группами эталонных напряжений блоков эталонных уровней (БЭУ) каждого канала .и формирование младших разрядов навыходных шинах с помощью блоков компараторов каналов, цифрового коммутатора каналов (ЦКК) и шифратора,С помощью блоков ключей (БК) каналов и блока памяти реализуется совмещение момента начала последовательного смещения групп уровней БЭУ с моментом равенства входного напряжения среднему уровню эталонного напряжения средней группы, а также определяется знак производной входногонапряжения. Последовательное смеще,ние групп уровней БЭУ каналов осуществляют с помощью БК, реверсивныхсчетчиков и цифроаналоговых преобразователей каналов соответственнодля каждой мпадшей группы в зависимости от знака производной. Кодыстарших разрядов формируют на шинахпосредством ЦКК н реверсивного счетчика в момент равенства . входного,напряжения старшему уровню эталонного напряжения БЭУ каналов путемподсчета указанных моментов с учетомсоответствующего знака производнойвходного напряжения в данной группеуровней эталонных напряжений. 4 з.п.ф-лы 4 нл(может быть использовано при построении следящих систем.Целью изобретения является расшире - 5ние динамического диапазона преобразования за счет формирования кода старшихразрядов путем определения количества переходов входного сигналаза пределы групп эталонных уровней Ос учетом направления этих переходов.На фиг. 1 приведены временныедиаграммы входного сигнала и смещения Н групп эталонных уровней (напримере четырех групп, т.е. 0=4);на фиг. 2 - структурная электрическая схема устройства следящего аналого-цифрового преобразования; нафиг. 3 - структурные электрическиесхемы примеров выполнения блока памяти, блока ключей и схема их подключения в канале определения младшихразрядов; на фиг. 4 - структурнаяэлектрическая схема цифрового коммутатора каналов.Устройство следящего аналогоцифрового преобразования (фиг. 2)содержит каналы 1-4 определения младших разрядов, шину 5 "сброс", входную шину 6, блок 7 памяти (БП),цифровой коммутатор 8 каналов (ЦКК),шифратор 9, реверсивный счетчик 10,выходные шины 11 и 12 младших и старших разрядов соответственно. 35Каждый канал 1-4 содержит реверсивный счетчик 13, цифроаналоговыйпреобразователь (ЦАП) 14, источник15 опорного сигнала (ИОС), блок 16эталонных уровней (БЭУ) напряжений, 40блок 17 компараторов и блок 18 ключей,Блок 7 памяти (фиг, 3) содержитКБ-триггер 19, элемент И 20, инвертор 21. 45 состояние, при котором на выходныхшинах.12 старших разрядов устанавливаются все нули. Одновременно с этимсигнал сброса поступает на реверсивные счетчики 13 через входы сбросаканалов 1-4 и устанавливает на выходах этих счетчиков также нулевые коды, что приводит к установлению нулевого сигнала на выходах ЦАП 14 всехканалов. В результате эталонные напряжения БЭУ 16 с учетом выходныхсигналов ИОС 15 каналов 1-4: Пд, =О,25Пп 1 и, Пц=2 П, 04 3, располагаются по группам согласно фиг.в зоне О-А,50 55 Блок 18 ключей каждого канала 1-4 (фиг.3) содержит элементы И 22 и 23, дифференцирующий элемент 24, элемент 25 задержки и инвертор 26.Цифровой коммутатор 8 каналов (фиг.4) содержит двухвходовые элементы И 27-30, инверторы 31-34, многовходовые элементы И 35-38, блок 39 элементов ИЛИ, блок 40 инверторов, многовходовые элементы И 41 и 42, элементы 43 и 44 задержки, элементы И-НЕ 45 и 46, элементы ИЛИ 47 и 48 и двухвхацовые элементы И 49 и 50. Устройство следящего аналогоцифрового преобразования работает следующим образом.При подаче сигнала на шину сброса 5 выходной сигнал БП 7 устанавливает на входах блокировки всех каналов 1-4 логический "0", тем самым блокируется формирование сигналов прямого и обратного счета на выходах БК 18 и соответственно на выходах каналов 1-4. При этом реверсивный счетчик 10 устанавливается в исходное При изменении напряжения входного сигнала П(й), который подается на входную шину 6 и соответственно на аналоговые входы всех каналов, с нулевого уровня операция сравнения эталонных напряжений с входным сигналом 1(С) будет происходить последовательно в блоках 17-1, 17-2, 17-3, и 17-4 каналов 1-4Учитывая то, что БК 18 всех каналов заблокированы, при изменении входного сигнала на их выходах не формируются сигналы прямого и обратного счета, что позволяет сохранить упорядоченное расположение эталонных уровней БЭУ 16 в течение интервала времени 0- (фиг.1), т.е. до того момента, когда входной сигнал не попадет в интервал анализа блока 17-3 канала 3. При этом по мере прохождения зон анализа блоков 7-1, 17-2 на выход прямого счета блока 8 поступят два счетных импульса и реверсивный счетчик 10 на выходной шине 12 старших разрядов зафиксирует последовательно два двоичных кода "01" и "10", а .на выходной шине 11 младших разрядов после шифратора 9 будет присутствовать текущее значение кода.9954 4на вход блокировки каналов 1-4, ачерез них - на четвертый вход БК 18,на четвертые входы элементов И 22 и23 и тем самым дает разрешение наформирование прямых и обратных счетных импульсов.При появлении логической "1" навыходе п= на выходе дифференцирующего .элемента 611/йс 24 формируется О импульс логической н 1 н ИФ учитывая,что на выходе инвертора 26 в данныймомент присутствует логическая "1",так как на выходе (1+1)-го компаратора блока 17 в данный момент присутствует логический "0", срабатывает четырехвходовый элемент И 23и на его выходе формируется логическая "1", по Фронту которой осуществляется увеличение кода на выходе реверсивного счетчика 13 каналов 1-4.Если при дальнейшем увеличении входного сигнала Плогическая "1"формируется на выходе п=1+1 компаратора К, то она не приводит к перераспределению уровней на выходахканалов и блока БК 18При уменьшении входного сигналаПв(1) на выходе п=1.+ формируется .логический "0", формирование которого на выходе элемента 25 задержки задерживается, что позволяет втечение времени задержки блокировать четырехвходовый элемент И 23посредством ийвертора 26 и даетвоэможность сработать четырехвходовому элементу И 22 после того, какна выходе и=1 сформируется логичес"кий "0" и на выходе дифференцирующего элемента йУ/й 24 сформируетсяимпульс логической "1", которыйбудет продублирован на выходе элемента И 22, что соответствует уменьшению выходного кода соответствующего реверсивного счетчика 13.Описанные действия позволяютодновремено выбрать начало процессапоследовательного смещения группуровней эталонных напряжений (фиг.1,С 1) в момент равенства входногойапряжения среднему эталонному напряжению средней группы (канал 3). 10.000001 10.000010 10.000011 0.111110 3 122Например, при выходе входногосигнала П(С) из зоны анализа блока 17-2 двоичный код на выходных шинах 12 и 11 будет меняться следующим образом:501.11110001.11110101.11111001.11111110.000000 1 а при входе в зону анализа блока 17-3 двоичный код на выходных ши: нах 12 и 11 будет меняться в соответствии с увеличением входного сигнала: 15 10.11111111.000000Последняя кодовая комбинация будет присутствовать на выходных шинах 12 и 11 при выходе входного сигнала из зоны анализа блока 17-3.Одновременно с этим, по мере прохождения входным сигналом зон анализа блоков 17-1, 17-2, 17-3, 17-4 и осуществления операции сравнения входного сигнала с И группами эталонных напряжений, которые образуют эоны анализа и формирования кода младших разрядов, выполняется дополнительная операция по определению знака производной входного сигнала 35 (направления изменения входного сигнала) в каждой группе посредством сравнения входного сигнала со средними эталонными напряжениями групп. Эта операция реализуется посредством 40 БК 18 и БП 7, как и операция совмещения момента начала последовательного смещения групп уровней, Рассмотрим этот процесс более подробно.При увеличении входного сигнала, 45 который поступает по входной шине 6 на первые входы компараторов блока 17 (Фиг. 3), логические ."1" будут последовательно формироваться на .выходах и=1 1-1, , 1+11 с, 50 где 1 - количество компараторов в блоке 17, а 1 - номер выхода, соответствующего среднему разряду. При Формировании логической1" на выходе п=1-1 и логического "0" - на 55 выходе п=1 срабатывает элемент И 20 и на выходе КЯ-триггера 19 появляется логическая "1", которая поступает Последующая операция смещения каждой младшей в данный момент группы эталонных напряжений в направлении изменения входного напряжения в момент совпадения входного напряжения со средним эталонным напряжением группы, которая в данный12299 Коды старших разрядов формируют. по результатам перехода входного сигнала из одной зоны анализа в другую, т.е. при выходе входногосигнала за интервал напряжений, который образует каждая группа эталонных напряжений, Эту операцию осу ществляет блок 8 и реверсивный счетчик 1 О (фиг. 4).Так например, при увеличении входного сигнала,50 55 5момент является средней группой,реализуется посредством изменениявыходного сигнала ЦАП 14,В момент времени й, (фиг. 1)входной сигнал попадает в зонуанализа блока 17-3 канала 3 и присовпадении его со средними эталонными уровнями (контролируется (фиг. 3)по выходам п=1-1, п=1 и п=+1 блокакомпараторов на выходе прямого счета 10канала 3 формируется сигнал, которыйпоступает на вход прямого счета канала1,а затем на суммирующий вход реверсивного счетчика 13-1,на выходе которогодвоичный код увеличивается на единицу младшего разряда. Такое изменениекода на выходе реверсивного счетчика 13-1. и соответственно на входеЦАП 14-1 приводит к тому, что на выходе ЦАП 14-1 сигнал. Б изменяется 20на величину зоны 0-А (фиг. 1), чтовызывает смещение зоны анализа (эталонных напряжений) блока 17-1 на величину Б+Б=40 в направлении изменения входного сигнала Бб(С). При 25дальнейшем увеличении У(С) входной сигнал попадает в зону анализаблока 17-4 и при превышении среднихэталонных уровней зоны анализа сигнала с выхода прямого счета поступает на суммирующий вход канала 2.Посредством реверсивного счетчика13-2 и ЦАП 14-2 зона анализа блока17-2 смещается в направлении изменения входного сигнала и располагается за зоной анализа блока 17-4после смещенной зоны анализа бло-,ка 17-1.Описанная последовательностьсмещений в соответствии с измене-. 40нием входного сигнала будет .осуществляться в интервале времени(фиг.1), а после момента времени 1 . процесс смещения зон анализа будет обратным, так как знак 45производной (направление изменения).входного сигнала П(С) будет противоположным. 54 6Бс нулевого уровня унитарный цифровой код который формируется на цифровых, выходах канала 1, поступает, с одной стороны на входы много" входных элементов И 35 и через блок 39 - на цифровые выходы блока 8. С другой стороны, первый и последний входы первой группы входов блока 8 (фиг. 3) непосредственно и через инвертор 31 поступают на входы элемента И 27, который осуществляет контроль за состоянием, когда на последнем входе сформируется логическая "1", что соответствует моменту перехода входного сигнала Нзоны анализа блока 17-1, В этот момент на выходе элемента И 27 уста-; навливается логический 0, что приводит к запиранию элементов И 35. В результате на выходе блока элементов ИЛИ 39 унитарный код 11111 переходит в код 00000, что приводит к подаче: логической "1" на суммирующий вход реверсивного счетчика 10. Таким образом, на выходных шинах 12 старших разрядов устанавливается код 00001.Рассмотрим более подробно этот процесс. В исходном состоянии на выходах блока 40 .инверторов и элемента И 42 присутствовал унитарный код, состоящий из всех единиц. Это приводит .к тому, что на выходе элемента И 42 - логическая "1", а на выходеИ Н элемента И 41 - логический 0 Как только на выходах блока 39 код изменяется на все нули, на выходе блока 40 инверторов и, следовательно, на. выходе элемента И 41 устанавливается логическая "1"., а на выходе элемента И 42 - логический "0", но за счет элемента 44 задержки на прямом выходе элемента И-НЕ 46 устанавливается логическая "1" которая запоминается в элементе памяти, выполненном на элементах ИЛИ 48 и И 50. При этом инверсный выход элемента И-НЕ 46 обнуляет элемент памяти, выполненный на элементах ИЛИ 47 и И 49При изменении кода на выходе блока 39 в обратном направлении на прямом выходе элемента И-НЕ 45 формируется логическая "1", которая поступает на вычитающий вход ревер-. сивного счетчика 1 О, уменьшая его состояние на единицу младшего разряда.15 7,Одновременно с Формированием старших разрядов Формируют младшие разряды путем выделения результата сравнения входного напряжения с соответствующей группой эталонных напряжений, т.е, с той группой, которая в данный момент соответствует величине входного напряжения. Это осуществляется в блоке 8 посредством элементов И 27-28 и инверторов 31-34 которые пропускают через блок 39 на выходные шины 11 информационные коды младших. разрядов. объединены и являются входной шиной, а цифровые выходы подключены к соответствующим И группам входов цифрового коммутатора каналов, и шифратор,отличающееся тем, что, с целью расширения динамического диапазона преобразования, в него введены блок памяти и реверсивный счетчик, выходы которого являются соответствующими выходными шинами старших разрядов, вход сброса объединен с первым входом блока памятии входами сброса И каналов определения "младших разрядов и являетсяшиной сброса, а суммирующий и вычиФормула изобретения 30 35 40 45 50 55 1,: Способ следящего аналогоцифрового преобразования, включающий сравнение входного напряжения с группами уровней эталонных напряжений, последовательное смещение групп уровней эталонных напряжений в зависимости от результатов сравнения, формирование кода младших разрядов по результатам сравнения входного напряжения с соответствующей группой уровней эталонных напряжещ 1 й и формирование кода старших разрядов, о т л и ч а ю щ и й с я тем, что, с целью расширения динамического диапазона преобразования, момент начала последовательного смещения групп уровней эталонных напряжений совмещают с моментом равенства входного напряжения среднему уровню эталонного напряжения средней группы, при сравнении входного напряжения с группами уровней эталонных напряжений определяют знак производной входного напряжения, а последовательное смещение групп уровней эталонных напряжений осуществляют соответственно для каждой младшей группы в зависимости от знака производной входного напряжения, при этом Формирование кода старших разрядов осуществляют в момент равенства входного напряжения старшему уровню эталонного напряжения каждой группы путем подсчета числа указанных моментов с учетом соответствующего знака производной входного напряжения в данной группе уровней эталонных напряжений,2. Устройство следящего аналогоцифрового преобразования, содержащее И каналов определения младших .разрядов, аналоговые входы которых тающий входы подключены соответствен" но к выходам прямого и обратного счета цифрового коммутатора каналов, цифровые выходы которого соединены с соответствующими входамишифратора, выходы которого являются соответствующими выходными шинами младших. разрядов, при этом входы блокировки И каналов определения младших разрядов объединены и подключены к выходу блока памяти, второй и третий входы которого соответственно подключены к (1/2-1)-му и (1/2)-му цифровым выходам ш-го каналов определения младших разрядов, где Е - число цифровых выходов канала определения младших разрядов, а п 1=1 и/2+1,причем выходы прямого и обратного счета каждого -го канала определения младших разрядов, где 1.=1,2,И, соответственно подключены. к суммирующему и вычитаю" щему входам соответствующего -го канала определения младших разрядов, где 1=М/2+1., если М/2+6 М, и 1=(М/2+ +1.)-И, если И/2+И.13, Устройство по п.2, о т л и - ч а ю щ е е с я тем, что, канал определения младших разрядов выполнен на блоке ключей, блоке компараторов, блоке эталонных уровней,. источнике опорного сигнала, цифроаналоговом преобразователе и реверсивном счетчике, вход сброса которого является входом сброса канала определения младших разрядов, суммирующий и вычитающий входы - соответственно суммирующим и вычитающимвходами канала определения младшихразрядов, а выходы - подключены к соответствующим входам цифроаналогового преобразователя, выход которого соединен с первым входом блока35 9 12299 эталонных уровней, второй вход которого подключен к выходу источника опорного сигнала, а выходы к соответствующим первым входам блока компараторов, второй вход которого является аналоговым входом канала определения младших разрядов, а выходы - соответствующими цифровыми выходами канала определения мпадших разрядов, при этом (М 2-1)-й, 10 М 2=й и (1/2+1)-й выходы блока компараторов соединены с соответствующими первым, вторым и третьим входами блока ключей, четвертый вход которого является входом блокировки ка нала определения младших разрядов, а первый и второй выходы - соответственно выходами прямого и обратного счета канала определения младших разрядов. 204. Устройство по п. 2, о т л и - ч а ю щ е е с я тем, что блок памяти выполнен на инверторе, элементе И и В 5-триггере., выход и К-вход которого является соответственно вы ходом и первым входом блока памяти, второй вход которого является первым входом элемента И, выход которого соединен с Б-входом КБ-триггера, а второй вход - с выходом инвертора, З 0, вход которого является третьим входом блока памяти.5. Устройство по и. 2, о т л ич а ю щ е е с я тем, что цифровой коммутатор каналов выполнен на Б инверторах, (И+2) двухвходовых элементах И, (И+2) многовходовых элементах И, блоке инверторов, двух элементах задержки, двух элементах ИЛИ, двух элементах И-НЕ и блоке . элементов ИЛИ, М групп входов которого подключены к соответствующим выходам 11 многовходовых элементов И, а выходы являются соответствующими цифровыми выходами цифрового45 коммутатора каналов, каждая 1-ая группа входов которого, где д=1,2 И, является соответствующими первыми входами соответствующего 1-го многовходового элемента И, второй вход которого подключен к выходу соответствующего 1-го двухвходового элемента И, первый вход которого является первым входом соответствующей д-ой группы входов цифрового 55 коммутатора каналов, последний вход каждой -ой группы входов которого через соответствующий инвер 54 1 О.тор соединен с вторым входам соответствующего 1-го. двухвходовогоэлемента И, при этом все выходыблока элементов ИЛИ,кроме последнего через блок инвертаров соответственно соединены с входами (И+1)-гомноговходового элемента И, выходкоторого через первый. элемент за"держки подключен к первому входупервого элемента И-НЕ, второй входкоторого соединен с выходом (0+2)-гомноговходового элемента И, первыйвыход - с первым входом (И+1)-годвухвходового элемента И, а второйвыход - с первым входом первого элемента ИЛИ, выход которого подключенк первому входу (0+2)-го двухвходового элемента И, второй вход которого соединен с первым выходом второгоэлемента И-НЕ, а выход - с вторымвходом первого элемента ИЛИ и является выходом обратного счета цифрового коммутатора каналов, выходпрямого счета которого являетсяпервым входом второго элемента ИЛИи выходом (И+1)-го двухвходовогоэлемента И, второй вход которогоподключен к выходу второго элемента ИЛИ, второй вход которогосоединен с вторым выходом второгоэлемента И-НЕ, первый вход которого соединен с выходом (И+1)-го многовходового элемента И, а второйвход через второй элемент задержкисоединен с выходом (И+2)-го многовходового элемента И, входы которогосоответственно подключены ко всемвыходам блока элементов ИЛИ, кромепоследнего,16, Устройство по п. 3, о т л и -ч а ю щ е е с я тем, что блокключей выполнен на элементе задержки, дифференцирующем элементе, инверторе и двух элементах И, первыевходы которых объединены и являютсяпервым входом блока ключей, а вторые входы объединены и подключены квыходу дифференцирующего элемента,вход которого является вторым входом блока ключей, третий вход которого через элемент задержки соединен с третьим входом первого элемента И, выход которого является выходом обратного счета блока ключей,выход прямого счета которого является выходом второго элемента И, третий вход которого через инверторподключен к выходу элемента задержки, а четвертый вход объединен счетвертым входом первого элемента И и является четвертым входом блокаключей;