Система для контроля и испытаний блоков памяти бортовых эвм

(54)(5ТАНИЙержаных, бния, исчетчи ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ВТОРСНОМУ СЗИДЕТЕЛЬСТ(56) Авторское свидетельстР 746743, кл. С 06 Г 11/26Авторское свидетельствоУ 913457, кл. С 06 Г 11/22ское свидетельствокл. С 11 С 29/00ское свидетельствокл. С 06 Г 11/26 7) СИСТЕМА ДЛЯ КОНТРОЛЯ И ИСПЫБЛОКОВ ПАМЯТИ БОРТОВЫХ ЭВМ, сод щая счетчик адреса, регистр данлок сравнения и блок управлеричем блок управления содержит к, три элемента ИЛИ, дешифра- тор, первый и второй элементы И, выход переполнения и информационные выходы счетчика адреса соединены соответственно со счетным входом счетчика блока управления и адресным входом контролируемого блока памяти, информационный выход которого соединен с и.формационным входом регистра данных, информационные выходы счетчика блока управления соединены с входами дешифратора блока управления, выход первого элемента И блока управления соединен с входом записи контролируемого блока памяти, выход второго элемента И блока управления соединен с входом считывания контролируемого блока памятии синхровходом регистра данных, о т л и ч а ю щ а я с я тем, что, с целью повышения достоверности контроля, в устройство введеныблок задания режима, блок формирования контрольных кодов, делитель час.тоты, блок индикации, счетчик управления частотой, коммутатор данных икоммутатор эталонных кодов, триггерпуска, генератор импульсов, первый,второй и третий элементы ИЛИ, а вблок управления введены третий элемент И, четвертый элемент ИЛИ, причемвыходы адреса, кода режима, кода частоты, первый и второй выходы синхронизации и выход пуска блока заданиярежимов соединены соответственно синформационными входами .счетчика адреса, счетчика блока управления,счетчика управления частотой, первыми входами первого и второго элементов ИЛИ, единичным входом триггера пуска, выход которого соединен с входом индикации работы блока индикации и пусковым входом генератора импульсов, первый, второй и третий выходы 00 разрешения записи блока задания ре- Южимов соединены соответственно с вхо- СД дом синхронизации счетчика адреса, с 1 Я тактовым входом счетчика блока уп- СЬ равления и тактовым входом счетчика управления частотой, выход переполне- ния которого соединен с первым входом третьего элемента ИЛИ и входом индикации "Норма" блока индикации, инфор- ,ВЭ мационный выход счетчика управления частотой и выход генератора импульсов соединены соответственно с информационным и тактовым входами делителячастоты, первый и второй выходы которого соединены с вторыми входами первого и второго элементов ИЛИ соответ1182526 схемах. ственно, выход первого элемента ИЛИсоединен с первыми входами первого ивторого элементов И блокауправления,выход переполнения счетчика блокауправления соединен со счетным входомсчетчика управления частотой, выходвторого элемента ИЛИ соединен с первым входом третьего элемента И блокауправления, входом синхронизации блока формирования контрольных кодов исчетным входом счетчика адреса, информационный выход которо:о соединенс первыми информационными входамикоммутатора данных и коммутатора эталонных кодов и входом индикации адреса блока индикации, информационныйвыход блока формирования фиксированного кода соединен с вторым и третьимчнформационными входами коммутатораданных и вторым информационным входомкоммутатора эталонных кодов, выход кокоторого соединен с входом индикацииэталонных кодов блока индикации ипервым информационным входом блокасравнения, выход блока сравнения соединен с входом ошибки блока индикациии вторым входом третьего элемента ИЛИ,выход которого соединен с нулевымвходом триггера пуска, выход регистра данных соединен с входом индикации данных блока индикации и вторыминформационным входом блока сравнения, первый выход дешифратора блокауправления соединен с первым входомпервого элемента ИЛИ блока управления, с входом индикации режима блока индикации и первым управляющимвходом коммутатора данных, выход которого является информационным входом контролируемого блока памяти,второй выход дешифратора блока управления соединен с первым входом второго элемента ИЛИ, с первым управляющим входом коммутатора эталонныхкодов и вторым входом индикации ре 1Изобретение относится к автоматике и контрольно-измерительной технике и может быть использовано в ра- диоэлектронной промышленности в серийном производстве блоков оператив ной памяти бортовых ЭВМ, выполненных жима блока индикации, третий выходдешифратора блока управления соединен с вторым входом первого элемента ИЛИ, с первым входом третьегоэлемента ИЛИ блока управления, стретьим входом индикации режима блока индикации, вторым управляющимвходом коммутатора данных, четвертыйвыход дешифратора блока управлениясоединен с вторым входом второгоэлемента ИЛИ, с первым входом четвертого элемента ИЛИ блока управления и с четвертым входом индикациирежима блока индикации, пятый выходдешифратора блока управления соединен с третьим входом первого элемента ИЛИ, с вторым входом третьегоэлемента ИЛИ блока управления, стретьим управляющим входом коммутатора данных и с пятым входом индикации режима блока индикации, шестойвыход дешифратора блока управлениясоединен с третьим входом второгоэлемента ИЛИ, вторым входом четвертого элемента ИЛИ блока управления сшестым входом индикации режима блока индикации, выходы третьегои четвертого элементов ИЛИ и выход третьего элемента И блока управления соединены соответственно свходом разрешения формирования контрольных кодов блока формированияконтрольных кодов; с вторым управляющим входом коммутатора эталонныхкодов и входом разрешения сравнения,блока сравнения, выход первого и четвертого элементов ИЛИ блока управления соединены соответственно с вторым входом первого элемента И.и стретьим входом третьего элемента ИЛИблока управления, выход второго элемента ИЛИ блока управления соединен с вторми входами второгои третьего элементов И блока уп-равления. 2 в частности на интегральных микро Целью изобретения является повышение достоверности контроля блоков оперативной памяти.1 О На фиг. 1 изображена функциональная схема системы; на фиг.2 - функциональная схема пульта управления; на фиг.З - функциональная схема блока управления; на фиг.4 - функцио-5 нальная схема блока формирования контрольных кодов.Функциональная схема системы (фиг.1) содержит блок 1 задания режимов, объект контроля - блок 2 оперативной памяти (ОЗУ), блок 3 управления, блок 4 формирования контрольных кодов, делитель 5 частоты, блок 6 индикации, счетчик адреса 7, счетчик 8 управления частотой, регистр 9 данных, блок 10 сравнения, коммутаторы 11 данных и 12 эталонных кодов, триггер 13 пуска, генератор 14 импульсов, первый 15, второй 16 и третий 17 элементы ИЛИ, выход 18 адреса, 2 О первый выход 19 разрешения записи, выход 20 кода режима, второй выход 21 разрешения записи, первый 22 и второй 23 выходы синхронизации, третий выход 24 разрешения записи, выход 25 кода частоты и выход 26 пуска пульта 1 управления, управление выхода 27. 1-27. 11 блока управления, предназначенные для выдачи следующих сигналов: выход 27.1 - "Разрешение записи",ЗО выход 27.2 "Считывание", выход 27.3 передачи адреса с выходов счетчика 7 на выходы данных системы, выход 27.4 передачи с выходов счетчика 7 через коммутатор 12, выход 27.5 передачи З 5 прямого шахматного кода с выходов блока 4, выход 27.6 режима сравнения при прямом шахматном коде, выход 27.7 передачи обратного шахматного кода, выход 27.8 режима сравнения при об ратном шахматном коде, выход 27.9 разрешения формирования контрольных кодов, выход 27.10 разрешения передачи кодов с блока на вход блока 10, выход 27.11 разрешения сравнения, 45 тактовый выход 28 блока 3 управления, информационный выход 29 блока 4 формирования контрольных кодов, первый ЗО и второй 31 тактовые вьмоды делителя 5 частоты, выходы переполнения 50 32 и адреса 33 счетчика 7 адреса, информационный выход 34 и выход 35 переполнения счетчика 8 управления частотой, информационный выход 36 регистра 9 данных, выход 37 результата сравнения блока 10 сравнения, информационный выход 38 коммутатора 12 эталонных кодов, выход 39 триггера 13 пуска, выходы 40 и 4 1 первого 15 и второго 16 элементов ИЛИ.Блок 1 задания режимов (фиг.2) содержит генератор 42 единицы, выход которого через выключатели 43.1-43.М, где К - количество разрядов в адрес контролируемого блока памяти, соеди - нен с выходом 18 адреса, через выключатели 44.1-44.Ь (где- количество разрядов в коде режима) соединен с выходом 20 кода режима, через вы-ключатели 45.1-45. р (где в - количество разрядов в коде задания частоты) соединен с выходом 25 кода частоты, через первую 46, вторую.47, третью 48, четвертую 49, пятую 50 и 1шестую 51 кнопки соединен с первым выходом 19 разрешения записи, первым 22 и вторым 23 выходами синхронизации, выходом 26 пуска, вторым 21 и третьим 24 выходами разрешения записи пульта 1 управления;Блок 3 управления (фиг.З) содержит счетчик 52, дешифратор 53, первый 54, второй 55 и третий 56 элементы И и первый 57, второй 58, третий 59 и четвертый 60 элементы ИЛИ.Блок 4 формирования контрольных кодов (фиг.4) содержит триггер 61 и элемент И 62.Выходы 27.1-27.11 блока 3 предназначены для выдачи сигналов разрешения записи, считывания блока 2, передачи адреса с выхода 33 счетчика 7 на выходы данных системы, передачи адреса с выходов 33 счетчика 7 через коммутатор 12 на входы 38 блока 10, передачи прямого и шахматного кода с выходов 29 блока 4 через ком- мутатор 11 на выходы данных системы, режима сравнения при прямом шахматном коде, передачи обратного шахмаТ- ного кода с выходов 29 блока 4 через коммутатор 11 на выходы данных системы, режима сравнения при обратном шахматном коде, управления блоком 4 формирования контрольных кодов, передачи кода с выходов 29 блока 4 че- рез коммутатор 12 на входы,38 блока 10 сравнения, разрешения сравнения блоком 10 сравнения.На фиг.4 приведен пример .реализации Функциональной схемы блока 4 формирования контрольного кода для случая, когда в качестве контрольного кода используется шахматный код.Блок 4 формирования контрольных кодов (фиг.4) формирует на выходах20 29 прямой (обратный) шахматный код 10101101 (010101010) при единичном (нулевом) состоянии триггера 61, который срабатывает по тактовому импульсу с входа 41 при наличии раз 5 решающего сигнала с выхода 27.9 блока 3 управления.Делитель 5 частоты предназначен для формирования тактовых синхроим-. пульсов.Блок 6 индикации предназначен для отображения соотношения объекта контроля и системы.Счетчик 7 (фиг.1) предназначен для задания адреса обращения к блоку 2. С группы выходов 33 снимаются информационные сигналы. Выход 32 предназначей для выдачи сигнала переключения, который формируется после выдачи старшего адреса блока 2.Счетчик 8 (фиг.1) предназначен для задания кода. настройки делителя 5 частоты.Регистр 9 предназначен для хранения информации, считываемой из блока 2.Блок 10 сравнения предназначен для сравнения содержимого регистра 930 с эталонным кодом с выходов 38 коммутатора 12.Триггер 13 пуска предназначен для включения генератора 14 тактовыхимпульсон.Рассмотрим функционирование предлагаемой системы контроля, которая может последовательно реализовать следующие основные режимы контроля: режим проверки адресного тракта на основе записи в ячейки памяти блока40 2 их адресов и последующего считывания со сравнением с содержимым счетчика 7, режим проверки безошибочности функционирования ячеек памяти блока 2 путем записи и последующего считывания45 прямого шахматного кода, режим проверки безошибочности функционирования блока 2 путем записи и последующего контрольного сяитыванияобратиого шахматного кода,режимпроверки надежности функционирования блока 2 оперативч ной памяти на основе циклического последовательного повторения проверки адресного тракта и проверки по ал-, горитмам шахматногокода приизменении Ы частоты следования синхроимпульсов с выходов 30 и 31 н заданном диапазонепо заданному закону. Кроме перечисленных четырех основных режимов система обеспечинает контроль и испытания объекта 2 в ручномрежиме, начиная с заданного оператором с пульта 1 (фиг.1) адреса ячейкив блоке 2, заданной частоты следования синхросигналов и в заданном режиме.Рассмотрим работу системы в первомрежиме. Перед .началом работы система и объект 2 по сигналу с блока 1приводятся в исходное состояние, которому соответствует нулевое состояние всех элементов памяти. Цели начальной установки элементов памятисистемы в исходное состояние нафиг. 1-4 условно не показаны.Работа системы начинается по команде пуска с выхода 26 блока 1, которая приводит к установке триггера13 в единичное состояние и включениюгенератора 14. Генератор 14 начинает формиронание последовательноститактовых импульсов, которая преобразуется делителем 5 частоты н соответствии с кодом, содержащимся в счетчике 8. В соответствии с этим блок 5на выходах 30 и 31 формирует две последовательности сдвинутых друг отно.сительно друга тактовых импульсов,которые через элементы ИЛИ 15 и 16поступают навходы 40 и 41 блока 3управления. Кроме того, импульсы свыхода 41 элемента 16 ИЛИ поступаютна счетный вход счетчика 7,По первому импульсу с выхода 40срабатывает элемент И 54, которыйна выходе 2,1 формирует сигналразрешения записи кода, содержащегосяся в счетчике 7 адреса в ячейку памяти блока 1 с тем же адресом.Второй синхроимпульс с выхода 41элемента ИЛИ 16 по заднему фронтуувеличивает содержимое счетчика 7на единицу, после чего по очередному первому импульсу с выхода 40выполняется запись адреса очереднойячейки аналогично описанному вьппе.Таким образом, система функциони. -рует до тех пор, пока во все ячейкиблока 2 не будет произведена записьих адресов, После заполнения последней ячейки блока 2 по очередному импульсу с выхода 41 счетчик 7 устанавливается в исходное состояние ина его выходе 32 формируется импульспереполнения, который поступаетна счетный вход 32 счетчика 52 блока 3 (фиг.3). В результате счетчик переходит в первое состояние, в котором возбуждается первый выход дешифратора 53. Сигнал с этого выхода через элемент ИЛИ 58 открывает элементы И 55 и 56, а также приводит к формированию коммутатором 12 тракта связи выходов 33 счетчика 7 с входами 38 блока 10 сравнения.10Очередной синхроимпульс с выхода 40 элемента ИЛИ 15 через элемент И 55 блока 3 (фиг.З), выход 27.2 блока 2 разрешает считывание информации из блока 2 оперативной памяти по адресу, заданному счетчиком 7 (фиг.1),15 и запись этой информации,в регистр 9.После этого по очередному синхроимпульсу с выхода 41 элемента ИЛИ 16 срабатывает элемент И 56, который сигналом с выхода 27.11 блока 3 (фиг.З) разрешает сравнение содержимого счетчика 7 и регистра 9 на блоке 10 сравнения. Если содержимое этих элементов памяти не совпадает,25 то блок 10 формирует на выходе 37 сигнал, свидетельствующий о несоответствии адреса проверяемой ячейки памяти блока 2 и ее содержимого, т.е. об отказе в адресном тракте блока 2.30По сигналу с выхода 37 триггер 13 устанавливается в нулевое состояние, При этом генератор 14 выключается, возбуждается элемент индикации "Ошибка" блока 6 и работа системы прекращается. На элементах индикации блока 6 индикации отображается содержимое ячейки памяти, продвинутый адрес ячейки и признак режима контроля адресного тракта. В противном случае при отсутствии отказа сигнал на выходе 37 отсутствует и система переходит к проверке очередной ячейки памяти блока 2. Описанные действия повторяются аналогично до появления сигнала с выхода 32счетчика 7 (фиг.1). При этом аналогично описанному происходит переходсчетчика 52 в очередное состояние, в котором возбуждается второй выход дешифратора 53 блока 3 (фиг.З) и осуществляется переход системы к вто" рому режиму контроля.Во втором режиме производится про верка безошибочности функционированияблока 2 по алгоритму прямого шахматного кода. В этом случае сигнал с выход 2 дешифратора 53 через выход 27.5 посту пает на одноименный управляющий вход коммутатора 11, который формирует цепь связи выходов 29 блока 4 с входами (выходами) данных блока 2 оперативной памяти. Одновременно сигнал с выхода 2 дешифратора 53 открывает элемент И 54, а также через эле- мент ИЛИ 59, выход 27.9 (фиг.З) поступает на вход элемента И 62 блока 4 (фиг.4), который открывается этим сигналом.По очередному синхроимпульсу с выхода 40 элемента ИЛИ 15 срабатывает элемент И 54, который через выход 27.1 блока 3 (фиг,З) формирует сигнал записи в ячейку памяти блока 2 по адресу, заданному счетчиком 7, прямого шахматного кода с выходов 29 блока 4 (фиг.4).Далее по синхроимпульсу с выхода 41 элемента ИЛИ 16 увеличивается содержимое счетчика 7 на единицу, сра- батывает элемент И 62, выходной сигнал которого изменяет на противоположное состояние триггер 6 1 блока 4. Поэтому на выходах 29 блока 4 формируется обратный шахматный код. Далее по импульсу с выхода 40 элемента ИЛИ 5 производится запись обратного шахматного кода в блок 2 оперативной памяти по счетному адресу.Аналогично запись шахматного кода в блок 2 повторяется до его запол-, нения. После этого по очередному синхроимпульсу с выхода 4 1 элемен - та ИЛИ 16 счетчик формирует сигнал на выходе 32 и так же, как было описано вьпие, происходит изменение состояния дешифратора 53, который возбуждает третий выход (фиг.З). Сигнал с этого выхода открывает элемент И 55, а также возбуждает выходы 27.6, 27.9 и 27.10 блока 3, При этом по сигналу с выхода 276 возбуждается элемент индикации блока 6, который отображает подрежим считывания второго режима контроля. По сигналу с выхода 27.9 продолжается функционирование блока 4 (фиг.4) аналогично описанному выше. Сигнал с выхода 27.10 блока 3 обеспечивает коммутацию коммутатором 12 выходов 29 блока 4 с входами 38 блока 10 сравнения (фиг.1).Очередной синхроимпульс с выхода 40 элемента ИЛИ 15 через элемент И 55 блока 3 (фиг.З) разрешает считываниеинформации иэ блока 2 и сравнение содержимого регистра 9 и кода на входах 38 блока 10, Эти действия осуществляются аналогично тому, как это было описано для режима контро- . ля адресного тракта.Описанные действия повторяются до окончания проверки на прямом шахматном коде всех ячеек памяти блока 2; После этого система переходит к третьему режиму контроля.В этом режиме осуществляется проверка безошибочности функционирования блока 2 на обратном шахматном коде. При этом дешифратор 53 возбуждает четвертый выход, сигнал с которого открывает элемент И 54 и возбуждает выходы 27.7 и 27.9 блока 3 (фиг.3). Сигнал с выхода 27.7 перестраивает коммутатор 11 на обратный шахматный код путем инвертирования прямого шахматного кода на инверсных входах коммутатора 11Далее осуществляются действия, описанные выше, при записи на основе прямого шахматного кода. Затем возбуждается выход 5 депифратора 53, после чего осуществляются действия, аналогичные описайным вьппе при считывании и сравнении на основе прямого шахматного кода. По завершении этого режима конгроля по сигналу с выхода 32 счетчика 7 происходит установка счетчика 52 блока 3 (фиг.3) в исходное состояние и формирование на выходе 28 блока 3 сигнала приращения значения счетчика 8. При этом счетчик 8 формирует очередной код настройки делителя 5 на следующуючастоту следования синхроимпульсов.Далее по очередному следующему синхроимпульсу повторяются все описанныевьппе проверки с новым значением частоты следования синхроимпульсов.Таким образом, работа системы циклически повторяется для очередных 10 значений частот следования синхроимпульсов до момента переполнениясчетчика 8, сигнал с выхода. 35 которого через элемент ЗЛИ 17 устанавливает триггер 13 в нулевое состояние 15 и прекращает работу .системы.В ручном рею 4 ме с блока 1 управления (фиг.2) на тумблерных регистрах43, 44 и 45 можно задавать код адреса начала контроля блока 2, код ре жима и код частоты соответственно,Запись этих данных в элементах 7, 52и 8 производится по сигналам с выходов 19, 21 и 24 блока 1 соответственно (фиг.2).25 Кроме того, дальнейшая работа можетосуществляться в автоматическом режиме аналогично тому, как это было описано вьппе. Для этого необходимо выдатьсигнал пуска с выхода 26 блока 1 Зо (фиг,2).В ином случае работа может бытьпродолжена в.тактовом режиме, когдасинхроимпульсы формируются с выходов22 и 23 блока 1.Применение изобретения позволитосуществлять оперативный и достоверныйконтроль оперативной памяти бортовыхЭВМ.,1182526 Составитель Сигалоедактор М.Цнткина Техред. С.Мигунова рректор М.Деичик Заказ 6108/48НИИПИ писн 4/5 атент", г.ужгород, ул.Проек филиал Тираж 709 . В Государственного по делам изобретений и 13035, Москва ЖРауш