Устройство для линеаризации характеристик измерительных преобразователей

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 080181 (21) 3278083/18-24 И 11 М.Кп. С 06 Г 15/20 с присоединением заявки Мо -Государственный комитет СССР но делам изобретений и открытийОпубликовано 151282, Бюллетень Мо 46 Дата опубликования описания 15.12,82В.М. Бурковский, Г.И. Разин и М.Я. Сохрин " с.;.:.ггпу;:";.,.лг"т .;-,нь .1Государственное специальное конструкторское бюро " .теплофизического приборостроения(54) УСТРОЙСТВО ДЛЯ ЛИНЕАРИЗАЦИИ ХАРАКТЕРИСТИК ИЗМЕРИТЕЛЬНЫХ ПРЕОБРАЗОВАТЕЛЕЙ Изобретение относится к вычислительной и изглерительной технике, и предназначено для использования вомногоканальных изглерительных системах с различными типами измерительных преобразователей, имеюцих нелинейные передаточные характеристики.Известно устройство для линеариэации характеристик измерительных преобразователей, содержащее узел вычитания и суммирования импульсов, два счетчика, коммутационную матрицу, дешифратор участков аппроксимации и делитель частоты 1).Известен также специализированный цифровой чистотомер, содержащий линеаризатор измеряемой величины ( 2).Недостатком указанных устройств является то, что каждое из них работает с однотипными измерительными преобразователями, имеющими одинаковые нелинейные характеристики,Наиболее близким иэ известных устройств по технической суцности к изобретению является устройство для линеаризации характеристик изглерительных преобразователей, которое содержит блок вычитания и суглмирования, два счетчика, дешифратор, Делитель частоты, коммутирующую матрицу и блок выбора характеристик, состоящий из наборного поля и переключателя 3.Недостаток указанного устройства заключается в том, что при увеличении числа типов измерительных преобразователей пропорционально увеличивается число шин участков аппроксимации наборного поля и усложняется переключатель, что приводит к значительноглу усложнению блока выбора характеристик.Целью изобретения является упрощение устройства.Поставленная цель достигается тем, что устройство, содерк;ащее блок вычитания и суммирования, два счетчика, делитель частоты, коммутатор, первый и второй выходы которого соединены соответственно с первым и вторым входами блока вычитания и суммирования, третий вход которого является инфорглационныгл входом устройства, выход блока вычитания и суммирования соединен с входогл первого счетчика, первый выход которого соединен с инфорглационным входогл коммутгтора, второй выход первого счетчика соединен со входом делителя частоты, выход которого подключен к входу. второ 982007го счетчика, содержит постоянныйзапоминающий блок, младшие разрядыадресного входа которого соединеныс выходом второго счетчика, выход постоянного запоминающего блока подключен к управляющему входу коммутатора, старшие разряды адресноговхода постоянного запоминающего блока соединены с управляющим входом устройства, Блок вычитания и суммирования в устройстве содержит эле менты И, ИЛИ, триггеры, причем первые входы первдго и второго элементов И и тактовый вход первого триггера соединены с третьим входом блока, второй вход второго элемента И 15 является вторым входом блока, третий вход второго элемента И подключен к первому выходу первого триг;ера, второй выход которого подключен к второму входу первого элемен.а и к первому входу второго триг,"ера, второй вхбд которого является 1 ервым входом блока, выход второго триггера соединен с информационным входом первого триггера, выход пер вого элемента И соединен с входол третьего триггера, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И выход 30 элемента ИЛИ является выходом блока, 1На Фиг. 1 изображена блок-схема устройства; на фиг. 2 - функциональная схема коммутатора; на фиг. 3 функциональная схема блока вычита ния и суммирования; на фиг. 4 и 5 временные диаграммы работы блока вычитания и суммирования для режима вычитания и режима суммирования соответственно.Устройство содержит блок 1 вычитания и суммирования, вход которого входам коммутатора 3, причем первый и второй выходы коммутатора 3 соединены спервым и вторым входамиблока 1 вычитания и суммирования.К одному из выходов первого счетчика 2 подключен вход делителя частоты 4, выход которого соединен совходом второго счетчика 5, выходыкоторого соединены с младшими разрядами адресного входа постоянного 50 запоминающего блока б. Выход постоянного запоминающего блока б подключен к управляюц 1 им входам коммутатора 3, причем разряды адресного входа пос тоянного запоминающего блока служат длявыбора типа линеаризуемой характеристики.Коммутатор 3 содержит (фиг. 2) группу дифференцирующих цепочек 7-12, 65 соединен с выходом преобразователяпараметра в число импульсов (на Фигуре не показан), а выход - со входом первого счетчика 2. Выходы счетчика 2 подключены к информационным входы которых являются информационными входаМи коммутатора 3. Выходы дифференцирующих цепочек 7-12 подключены ко входам элементов И 13-18, вторые входы которых являются управляющими входами коммутатора 3. Выходы элементов И 13-18 подключены ко входам элемента ИЛИ 19, выход которого является первым выходом коммутатора 3, Один из управляющих входов коммутатора 3 подключен к буферному усилителю 20. Выход буферного усилителя 20 является вторым выходом коммутатора 3.Блок вычитания и суммирования 1 содержит (фиг, 3) элемент И 21, один из входов которого соединен с третьим входом блока 1, К третьему входу блока 1 подключены первый вход элемента И 22 и тактовый вход триггера 23, Второй вход элемента. И 22 является вторым входом блока 1 вычитания и суммирования, а третий вход элемента И 22 подключен к прямому выходу триггера 23. Инверсный выход триггера 23 подключен ко второму входу элемента И 21 и входу триггера 24, другой вход которого является первым входом блока 1 вычитания и суммирования 1. Прямой выход триггера 24 соединен с входом триггера 23. Выход элемент И 21 соединен с тактовым входом триггера 25, выход которого соединен с первым входом элемента ИЛИ 26, второй вход которого соединен с выходом элемента И 22, а выход является выходом блока 1 вычитания и суммирования.Работа устройства заключается в реализации передаточной функции, осуществляющей кусочно-линейную аппроксимацию Функции, обратной линеаризуемой характеристике.На вход блока 1 вычитания и суммирования от преобразователя параметр- число импульсов (не показан) поступает последовательность импульсов. В зависимости от кода, поданного на старшие разряды адресного входа постоянного запоминающего блока б и текуцего состояния счетчика 5 с выхода постоянного запоминающего блока б на управляющие входы коммутатора 3 поступает управляющий код, Он разрешает прохождение соответствующего числа импульсов, сформированных на выходах счетчика 2, на входы блока 1 вычитания и суммирования. Это число импульсов добавляется к последовательности импульсов от преобразователя параметр - число импульсов или вычитается из нее на данном участке аппроксимации нелинейной характеристики. В результате на вход счетчика 2 поступает линеаризированная последовательность импульсов, Делитель 4 частоты служит для разбивки на учаФормула изобретения 65 стки аппроксимации. Выбор коэффициента деления для делителя 4 частоты,а также выбор счетчика 2, к которомуподключен делитель 4 частоты, осуществлен исходя из. равенства коэффициента деления последовательностивходных импульсов числу, соответствующему величине участка аппроксимации. Таким образом осуществлена разбивка полного диапазона входного параметра на равные по длине участкиаппроксимации.Переключение участков аппроксимации производится счетчиком 5, сменасостояния в котором происходит припоступлении на вход счетчика 2 определенного числа входных импульсов,соответствующего длине учаотка аппроксимации,На информационные входы коммутатора 3 поступают импугьсы с выходовтриггеров счетчика 2. По переходутриггеров счетчика 2 в единичноесостояние дифференцирующие цепочки7-12 вырабатывают импульсы, прохождение которых через элемент И 13-18на входы элемента ИЛИ,19 и на первыйвыход коммутатора 3 определяетсялогическими уровнями на соответствующих управляющих входах коммутатора.При этом число импульсов, которыепроходят на первый выход коммутатора3 за цикл счетчика 2, равно коду,поступающему на управляющие входыкоммутатора 3. К одному из управляющих входов подключен вход буферногоусилителя 20. Уровень сигнала, поступающего с буферного усилителя 20на второй выход коммутатора З,определяет, будут ли выходные импульсыкоммутатора добавляться к входнойпоследовательности .импульсов на блоке 1 вычитания и суммирования или будут запрещать прохождение соответствующего числа импульсов входной последовательности.Работа блока 1 вычитания и суммирования описана по временным диаграммам, приведенным наФиг. 4 (режиг.г вычитания) и на Фиг.5(режим суммирования).Перед началом работы устройстванеобходимо установить триггер 23 в нулевое состояние. На вход блока 1,являющийся информационным входом устройства поступает импульсная последовательность от преобразователяпараметра в число импульсов, частотакоторой делится на два триггером 25и поступает через элемент ИЛИ 26 навыход блока 1При поступлении напервый вход блока импульса с первоговыхода коммутатора 3 триггер 24 устанавливается в единичное состояние.Логическая единица, поступающая навход триггера 23 с выхода триггера24, разрешает переключение триггера23 в единичное состояние. При этом уровень логического нуля, поступающий с инверсного выхода триггера23 на вход триггера 24, сбрасываеттриггер 24 в нулевое состояние.Сформированный на инверсном выходетриггера 23 импульс в течение периода входной частоты запрещает про.хождение одного импульса с входомблока 1 через элемент И 21 на входтриггера 25. Логический уровень 10 на втором входе блока вычитания исуммирования 1 определяет режим работы блока. Если на втором входелогический нуль (режим вычитания)то сформированная на выходе триггера 15 25 импульсная последовательностьчерез элемент ИЛИ 26 проходит навыход блока 1. Сформированная навыходе блока 1 последовательностьсоответствует вычитанию одного импульса из входной последовательностиимпульсов. Если на вгором входе блока 1 логическая единица режимсуммирования, то сформированный напрямом выходе триггера 23 импульс 25 разрешает прохождение на выход элемента И 22 одного импульса входнойпоследовательности. Сформированныйтаким образом импульс с выхода элемента И 22 поступает на вход элеЗо мента И. 26 и добавляется к импульсной последовательности, сформированной на выходе триггера 25. Полученная импульсная последовательностьпоступает на выход блока 1. При отсутствии импульсов на первом входе блока 1 вычитания и суммирования независимо от уровня сигнала на второмвходе блока 1 импульсная последовательность, поступающая на информационный вход, проходит через элемент И 21, делится на два на триггера 25 и проходит на выход блока 1через элемент ИЛИ 26.Постоянный запоминающий блок 6хранит управляющие коды коммутаторадля каждого участка аппроксимациивсех линеаризуемых характеристик.Выборка управляющего кода осуществляется путем подачи на старшие разряды адресного выхода постоянного 50 запоминающего блока 6 кода, соответствующего типу линеаризуемой характеристики, а на младшие разряды адресного входа - кода участка аппроксимации.55 Изобретение упрощает схеиу устройства линеаризации, предназначенного для работы с разнотипными измерительными преобразователямг. 1. Устройство для линеаризации характеристик измерительных преобраЗователей, содержащее блок вычита 982007ния и суммирования, два счетчика, делитель частоты, коммутатор, первый и второй выходы которого соединены соответственно с.первым и вторым входами блока вычитания и суммирования, третий вход которого является информационным входом устройства, выход блока вычитания и суммирования соединен с входом первого счетчика, первый выход которого соединен с информационным входом коммутатора, второй выход первого счетчика соединен со входом делителя частоты, выход которого подключен к входу второго счетчика, о т л и ч а ю - щ е е с я тем, что, с целью упрощения, оно содержит постоянный запоминающий блок, младшие разряды адресного входа которого соединены с выходом второго счетчика, выход постоянно запоминающего блока подключен к управляющему входу коммутато- . ра, старшие разряды адресного входа постоянного запоминающего блока соединены с управляющим входом устройства.2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок вычитания и суммирования содержит элементы И, ИЛИ, триггеры, причем первые входы первого и второго элементов И и тактовый вход первого триггера, соединены с третьим входом блока, второйвход второго элемента И является вто-рым входом блока, третий вход второго элемента И подключен к первомувыходу первого триггера, второй выход которого подключен к второмувходу первого элемента И и к первомувходу второго триггера, второй входкоторого является первым входом блока, выход второго триггера соединенс информационным входом первого.триггера, выход первого элемента Исоединен с входом третьего триггера,выход которого соединен с первым вхо дом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ являетсявыходом блока. 20 Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 483674, кл. С 06 Г 15/20, 1973.2. Гутников В.С. и др. Специали зированный цифровой частотомер дляработы с измерительным частотными,преобразователями. - "Приборы и системы управления". Р 5, 1977, с. 22-24.3. Авторское свидетельство СССР 30 Р 698000, кл. С 06 Р 15/20, 1978.9820078 кВв ярится83 ариг юграАР АйваЯк м982007 Составитель Л. ЗеренРедактор М. Товтин Техред К.Мыцьо Корректор С. Шекм дписное Заказ 9 илиал ППП фПатент", г. Ужгород, ул. Проектная,Вхй Ер еря гр3/69 Тираж 731 ВНИИПИ Государственного по делам изобретений 3035, Москва, К, Рауомитета ССС открытий кая наб , д