Устройство для управления режимамиобмена резервированной системы

Союз Сфввтския Сфцнаеистическик РеспубликОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51)М У( 3 0 06 Г 11/20 Н 05 К 10/00 с присоединением заявки Йо Госуяарстваииый комитат СССР ио валам изобратеиий и открытийДата опубликования описания 23. 07. 81(72) Авторы В.П. Тищенко, В.Г. Псарев и И.А. Король тения и Заявите СТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЖИМАМИ ОБМЕНА РЕЗЕРВИРОВАННОИ СИСТЕМЫо Изобретение относится к вычислительной технике и может быть использовано в резервированных системахуправления, а также в адаптивныхрезервированных устройствах повышенной надежности. Известен блок сопряжения межсекционных связей вычислительного комплекса, содержащий мажоритарные схемы а иэ и (где и ) в), клапаны блокировки мажоритирования, обходные клапаны, схемы сборок и регистр управ ления со схемой выработки управляющих сигналов, причем управляющие входы клапанов связаны шинами управления с соответствующими выходами схемы управления, подключенной к выходу регистра управления (11 .Однако при применении такого блока сопряжения вычислительного комплекса в автоматических системах недостаточно полно используются все возможности аппаратурной избыточности, в частности не обеспечивается перестройка структуры на оставшиеся исправные Функциональные секции вы-, числительного комплекса при наличии одноименных неисправностей в отдельных секциях каждого яэ его каналов,что в целом снижает надежность авт.матической системы.Известна также система обработкнданных с утроенными блоками, содержащая устроенные блоки обработкиданных, соединенные при помощи утроенных стандартных соединений сблоками ЗУ. К каждому утроенномусоединению блока системы для контроля потока информации подключен компаратор с мажоритарным органом такимобразом, что компаратор в каждыймомент оценивает данные, полученныепо двум стандартным соединениям, а 15 мажоритарный элемент - по трем стандартным соединениям 21 .Недостатками известной системыявляются потеря работоспособностипри наличии отдельных неисправностей 20 в двух или трех одноименных блокахпамяти, а также отсутствие воэможности работы от любого одного исправного блока ЗУ, что снижает возможности такой системы.Наиболее близким к изобретениюпо технической сущности являетсяустройство для управления режимомобмена мажоритарно-резервированнойсистемы, содержащее дешифратор 3( (дешифратор-шифратор), выходы которого соединены с входами соответствующих элементов ИЛИ, а входыс. выходами регистра (регистр управления переадресацией), блок запрета режимов обмена, счетчик сбоеви блок анализа (блок контроля иадаптации структуры), первый и второй выходы которого соединены ссоответствующими выходами регистраи дешифратора, а выходы - с первымивходами регистра, счетчика ,сбоев иблока запрета режимов обмена, второй вход блока запрета режимов обмена соединен с соответствующими выходами дешифратора (3,Недостаток известного устройстваоно не обеспечивает режимы управления обменом мажоритарно-резервированной системы, которые достаточно полноиспользовали бы все возможности аппаратурной избыточности, в частностине обеспечивает автоматического изме Онения адресов операндов (поканальнаяпереадресация) и герестройку на оставшиеся функциональные блоки каналовмажоритарно-резервированной системыпри наличии одноименных неисправностей 1в отдельных Функциональных блоках каждого из каналов, что снижает надежность мажоритарно-резервированнойсистемы, и не обеспечивает требуемуюдиагностичность ее сменных блоков,Цель изобретения - повышение надежности резервированной системы,функционирующей в режимах с накоплением отказов, за счет поканальнойпереадресации и структурной перестройки различных массивов памяти запоминающих устройств, а также обеспечение диагностики неисправностей этой.системы в случаях такого количестваи комбинации отказов в разрядах ячеек ЗУ, которое не позволяет работать 40с данным массивом ни в мажоритарномрежиме, ни в режиме переключения налюбой один канал массива ЗУ (полныйотказ во всех каналах массива постоянной памяти с резидентными программами), з счет автоматической переадресации этих блоков и выхода напрограммы самодиагностики, расположенные в других массивах постоянной памяти, т.е. расширение Функциональных воэможностей..Поставленная цель достигаетсятем, что в устройство, содержащеев каждом канале дешифратор-шифратор,входы которого подключены к выходамрегистра управления переадресацией, 55счетчик сбоев, выход предпоследнегоразряда которого соединен с входомтриггера переадресации, входящегов регистр управления переадресацией,причем вход счетчикасбоев подключен щок контрольному входу устройства, а. выход его последнего разряда соединен с контрольным выходом устройства, в каждый канал введен блок переадресации, первые входы которого сое- у динены с соответствующими выходами дешифратора-шифратора, вторые входы - с инверсным выходом триггера переадресации, третьи входы подключены к адресным входам устройства, а выходы к адресным выходам устройства.Кроме того, каждый блок переадресации содержит первую группу элементов И-НЕ, вторую группу, элементов И-НЕ и элементы, НЕ, причем первые входы первой группы элементов И-НЕ подключены к первым входам блока переадресации, первые входы второй группы элементов И-НЕ - к вторым входам блока переадресации, вторые входы первой и второй групп элементов И-НЕ соединены с выходами соответствующих элементов НЕ,входы которых подключены к третьим входам блока переадресации,а выходы первой и второй групп элементов И-НЕ подключены соответственно к выходам блока переадресации.Начертеже представлена блок-схема устройства.Резервированная система в каждом канале содержит центральный процессор 1 с блоком 2 контроля и адаптации структуры, блок 3 межканальных связей, запоминающие устройства 4, состоящие из блоков 5 оперативных запоминающих устройств (ОЗУ) и блоков б постоянных запоминающих устройств (ПЗУ), и устройство 7 для управления режимами обмена резерви рованной системы.Устройство 7 для управления:режимами обмена содержит счетчик 8 сбоев, регистр 9 управления переадресацией, дешифратор-шифратор 10, триггер 11 переадресации, входящий в регистр 9 управления переадресацией, блок 12 переадресации, состоящий из первой группы элементов 13 И-НЕ, второй группы элементов 14 И-НЕ и элементов 15 НЕ. Входы элементов 15 НЕ(третьй входы блока 12) подключены к адресным входам устройства 7, которые соединены с одноименными выходами разрядов адресов центрального процессора 1, характеризующих положение мас. - сива в блоках ЗУ (базовыЕ адреса),а выходы этих элементов соответственно подключены к вторым входам первой 13 и второй 14 групп элементов И-НЕ. Первые входы элементов 13 И-НЕ (пер-, вые входы блока 12 переадресации) соединены с соответствующими выходами дешифратор-шифратора 10, а первые входы элементов 14 И-НЕ (вторые входы блока 12) подключены к инверсному выходу триггера 11 переадреса-ции. Выходы регистров 9 управления переадресацией соединены с входами дешифратора-шифратора .10, а управление входами 16 этого регистра осуществляется информационно-адресными магистралями центрального процессора 1. Счетный вход счетчика.8 сбоев соединен с контрольным входом устройства 7 и далее подключенк контрольному выходу блока 2 контроля и адаптации структуры, который представляет собой устройство,контролирующее работу блоков ЗУ ЦВМи способное при наличии неисправностей отключать от ЦВМ неисправныеблоки и подключать исправные (т.е.осуществлять адаптацию структуры бло(ков ЗУ при возникновении отказов),Выход предпоследнего разряда счетчика 8 сбоев подключен к единичномувходу триггера 11, а выход последнего разряда счетчика 8 соединен с контрольным выходом 17 устройства.Выходы первой 13 и второй 14групп элементов И-НЕ являются выходами блока 12 переадресации и подклю чены к адресным выходам устройства 7для управления режимами обмена, которые соединены с входами соответствую Ощих базовых разрядов адреса (первыевходы), определяющих номер подключаемого массива блоков 4 запоминающихустройств. Выходы адресов, харак-,теризующих номер ячейки в массивах25ЗУ (вторые входы блоков 4), поразрядно объединены и подключены к одноименным адресным шинам центральногопроцессора 1 (на чертеже приведеноподключение младшего разряда адре- ЗОсов блоков 4 к центральному процессору 1 и подключение их базовых,разрядов к блоку 12).,Информационные выходы блоков 5ОЗУ и б ПЗУ объединены по магистральному принципу и во всех трех каналахсоответственно подключены к мажоритарным входам блоков 3 межканальныхсвязей, выполняющих функции мажоритирования или поканальной работы, 40в зависимости от кода перестройки,поступающего с управляющего выходаблока 2 на управляющий вход блока 3,причем информационные выходы блоков3 подключены к одноименным входам 4центрального процессора 1.Устройство работает следующим образом.В исходном положении при отсутствии неисправностей в мажоритарнорезервированной системе регистр 9,триггер 11 и счетчик 8 имеют нулевыесостояния, При этом с выходов дешифратора-шифратора 10, а также с инверсного плеча триггера 11 на первые входы элементов 13 и 14 И-НЕ поступают разрешающие высокие потенциалы. В процессе работы центральногопроцессора 1 с блоками 4 ЗУ на егоадресных шинах формируются адресаблоков 5 и б. Адреса, определяющие 60номер ячейки в массиве, поступают непосредственно на вторые входы всехблоков 4 ЗУ, а базовые адреса, определяющие номер подключаемого массива, дважды инвертируясь на элемен тах 15 НЕ и элементах 13 И-НЕ (илиэлементах 14 И-НЕ), поступают напервые входы блоков 4 ЗУ. При этомк информационной магистрали подключается для работы тот блок Зу,адрескоторого совпадает с базовым адресом на входах центрального процессора 1, и информация с этого блока(например блок 5 ОЗУ), пройдя черезмажоритарные элементы блока 3, поступает на информационные входы цечтрального процессора 1. В процессе длительного функционирования резервированной системыпроисходит накопление отказов в ееблоках 4 ЗУ. Появление отказов фиксируется в блоке 2, например, поразрядным межканальным сравнениеминформации и (или) контролем по модулю два. При наличии пересекающихсянеисправностей в одноименных ярусахмажоритирования (например, отказпервого разряда в двух каналах одного из блоков 5 ОЗУ), блок 2 производит поисК неисправного канала этого блока 5 ОЗУ, например, анализом результатов контроля по модулю два в каждом из каналов либо по результатам тестового контроля, проведенного в каждом канале блока 5 ОЗУ. Далее выдачей соответствующего сигнала сосвоего управляющего выхода, блок 2 переключает мажоритарные элементы в блоках 3 на работу от одного канала исправного блока 5 ОЗУ. Однако в случаях появления любой неисправности в оставшемся блоке 5 ОЗУ данный массив памяти ОЗУ и программы в массивах памяти исправных ПЗУ, использующие адреса отказавшего массива 5 ОЗУ, становятся недоступными для их использования.Устройство позволяет в такой ситуации произвести преобразование адресов любого неисправного массива ОЗУ в адреса отказавшегося и тем самым исполнить указанные программы, находящейся в массивах постоянной памяти. С этой целью центральный процессор 1 по программе, обнаружев-; шей данную неисправность в блоке 5 ОЗУ, производит установку определенного кода на регистр 9 управления переадресацией, по которому на двух выходах дешифратора-шифратора 10, соответствующих базовым адресам данного неисправного блока ОЗУ и второго исправного блока ОЗУ, появляются сигналы, запрещающие прохождение базовых адресов от центрального процессора 1. Появление на входах соответствующих двух элементов 13 И-НЕ постоянных потенциалов "логический 0" формирует по входам базовых разрядов адреса блоков 5 ОЗУ,постоянные потенциалы "логическая 1", по которым код базового адреса неисправного блока отличается от предыдущегоЭ третий массив (базовый 35 " адрес 004000 );0057778При этом пусть неисправности поразрядам информации для всех трех каналов блоков 5 ОЗУ распределяютсяследующим образом:Первый массив ОЗУ (1) Канал 1-1 Канал 2-1 Канал 3-1 Канал 1-1 Канал 2-1 55 Канал 3-11 Канал Канал 65 Канал 1-1 11 2-11 13-111 значения, а базовый адресподключаемого исправного блока соответствует адресу неисправного блока 5 ОЗУ. Причем, если центральный процессор 1 выходит на программу обращения к неисправному блоку 5 ОЗУ и формирует его адрес, за счет переадресации исправного и,неисправного блоков, происходит обращение к исправному блоку 5 ОЗУ.Таким образом, преобразование адресов исправных блоков 5 ОЗУ в соответствующие ацреса неисправных блоков позволяет центральному процессору 1 исполнять программы блоков ПЗУ, которые используют адреса неисправных в трех каналах блоков 5 ОЗУ. Программная переадресация блоков 5 ОЗУ, вы-полняемая установкой соответствующих кодов на регистр 9, позволяет гибко производить взаимозамену неисправных блоков на соседние исправные 20 до тех дор, пока будет исправен хотя бы в одном канале любой блок 5 ОЗУ.Таки . меры повышения надежности резервированной системы особо эффективны при работе системы в экономи- д 5 чных энергетических режимах с отключением-включением отдельных блоков резервированной системы, так как при этом замещение отказавших блоков 5 ОЗУ может осуществляться после включения блоков 5 ОЗУ; находящихся в холодном резерве, и последующей их переадресации взамен неисправных. Неисправные блоки 5 ОЗУ в данном случае могут быть отключены по питанию.В процессе накопления отказов,при котором эсе блоки 5 ОЗУ по всем каналам имеют неисправности, возможны ситуации распределения неисправностей между каналамн блоков 5 ОЗУ, имеющих различные базовые адреса, таким образом, что по любому разряду информации не будет отказов в щ из и каналов. При этом объединение таких блоков 5 ОЗУ, принадлежащих различным базовым адресам и различным каналам резервированной системы, в мажоритарную структуру (устанавливает.ся мажоритарный режим в блоках 3), дозволяет принимать правильно информацию за счет ее поразрядного мажоритирования. С этой целью устройство позволяет преобразовать. базовые адреса в разных каналах различных массивов 5 ОЗУ так, чтобы получить массив 5 ОЗУ, с которым можно работать в мажоритарном режиме, Данная цель достигается поканальной переадресацией массивов 5 ОЗУ. Для этого в каждом канале устройства 7 электрические цепи информационных входов , 60 16 регистра 9 управления разводят таким образом, что запись каждого триггера в регистре 9 управления выполняется по своему, отличному от ,других каналов, разряду на информационных выходах 16 центрального процессора 1. Например, первый разряд регистра 9 в первом канале записывается от первого разряда информационных входов 16, первый разряд Регистра 9 второго канала - по второму разряду информационных входов 16, а первый разряд третьего канала- по третьему разряду информационных входов 16. При наличии йа регистрах 9 ода, соответствующего поканальной ереадресации, на выходах дешифраторов-шифраторов 10 в каждом канале устанавливаются различные коды информации. Это позволяет осуществлять соответствующим образом переадресацию разных в каналах массивов 5 ОЗУ по трем каналам, приводить их к одному базОвому адресу, который требуется по программе, и работать с этими блоками 5 ОЗУ в мажоритарном режиме системы.П р и м е р. Пусть мажоритарно- резервированная система имеет три массива блоков 5 ОЗУ, емкостью памяти 2 К шестнадцатиразрядных слов каждый, в диапазоне адресовпервый массив (базовый 000000 адрес 0000006)Ь 8 второй массив (базовый002000003777 дрес 0020008 )8 Ор 1 р 2 р Зр 4 р15 р Второй массив ОЗУ (11) Ор 1 р 2 р Зр 4 р .. 15 р Третий массив ОЗУ (111) Ор 1 р 2 р Зр 4 р15 рЗнаком фХ" обозначен неисправныйразряд в массиве по своему каналу,Показан отказ по соответствующему разряду 1 для всех ячеек массива (напри-,мер, полупроводниковое ОЗУ),Йи один иэ массивов 5 ОЗУ не способен Функционировать ни в мажоритарном режиме, ии в поканальных де-жимах. В процессе выполнения алгоритмов работы данной системы произ 1 водится идентификация неисправностей 10к .адресам ячеек массивов ОЗУ и .разрядам информации в этих ячейках, Приэтом каждый,.массив ячеек ОЗУ представляется в виде матрицы, в которой .столбцами янляется адреса ячеек ОЗУ,а строками - разряды информации. Рас,пределение .неисправностей в массивах.ОЗУ в алгоритмах описывается матрицейраспределения, неисправностей.20Если предположить, что используют" ся полупроводниковые ОЗУ, для которых отказ одного разряда в ячейке (одного элемента БИС) соответствует отказу целого массива по этому разряду, матрица распределения неисправ ностей будет соответствовать фигурам, приведенным для массивов 1, 11 и 111.Если, например, необходимо исполнять программы ПЗУ, в которых задействованы адреса первого массива ОЗУ,по 30 программе поиска неисправной конфигурации блоков 5 ОЗУ, анализируются матрицы распределения неисправностей во всех трех массивах и трех каналах блоков 5 ОЗУи выбирается из девяти 35 каналов блоков 5 ОЗУ три канале, в которых отсутствуют пересекающиеся .неисправности в одноименных ярусах (разрядах) мажоритирования. В данном случае одна из таких структур имеет видПервый массив ОЗУ (1)Ор 1 р 2 р Зр 4 р15 рКанал 1-1Канал 2-1 1Канал 3-10Далее на регистр 9 устанавливается код, который в каждом из каналов устройства воспринимается дешифраторами-шифраторами 10 по разному:, 55 для первого канала на всех выходах дешифратора-шифратора 10 потенциалы "логический 1", что соответствует отсутствию переадресации для этого канала для второго канала на выходах дешифратора-шифратора 10 код, соответствующий базовому адресу второго массива блоков 0020008, для третьего канала - код, соответствующий базовому адресу третьего массива 0040008, 5 Если центральный процессор 1 сформирует, например, адреса 000000 р 001777 в первого массива, по этому адресу к информационной магистрали подключается в первом канале первый массив, во втором канале - второй, а в третьем канала - третий массив блоков 5 ОЗУ.Таким образом, резервированная система может обеспечить исправную работу при наличии множественных отказов в ярусах мажоритирования.При длительной работе резервированной системы накопление отказов производится как в блоках 5 ОЗУ, где большинство из этих неисправностей парируется аппаратом, так и в блоках 6 ПЗУ. Работа многих управляющих ЦВМ начинается исполнение программ самопроверки ЦВМ, которые расположены в ПЗУ, с диагностикой возможных неисправностей.При этом возможны такие отказы в массиве ПЗУ (с адресов которого начина-, ется работа ЦВМ), которые не позволяют выполнить самопроверку ни в мажоритарном режиме, ни в режиме переключения на один исправный канала.Устройство позволяет введением автоматической переадресации по командам счетчика 8 сбоев переключаться на адреса программы самопроверки, расположеьной в другом, независимом от отказавшего, массива. При этом по каждому включению ЦВМ резервированная система при отсутствии работоспособной конфигурации ПЗУ переключается нз мажоритарного режима в режим работы одним блоком б ПЗУ путем переборов резервных каналов с помощью блоков 3 и 2 и повторного пуска программы с начального адреса. После каждого очередного перебора блоков б ПЗУ блок 2 на своем контрольном выходе формирует сигнал, который поступает на вход счетчика 8 сбоевКоличество таких возможных конфигураций блоков б ПЗУ подсчитывается счетчиком 8 и при достижении предельного количества сбоев, при котором все три канала блоков б ПЗУ имеют отказы, на первом выходе этого счетчика появляется сигнал, по которому триггер 11 устанавливается в единичное состояние, С инверсного плеча этого триггера на первые входы схем 14 И-НЕ поступает потенциал "логический 0", по которому анало" гичным образом происходит переадресация блоков 6 ПЗУ.Например, если исполнительный адрес неисправного блока б ПЗУ, явля- . ющийся начальным адресом включения центрального процессора 1, равен040000 з,а исполнительный адрес исйравного блока с программами диагностики - 060000 в, а установкой в единичное состояние триггера 11 исправный блок б ПЗУ подключается кцентральному процессору 1, Появление на выходе процессора начального адреса включения 040000 з воспринимается исправным блоком 6 ПЗУ как адрес 060000 з .Изобретение обеспечивает работоспособность .при множественных отка= зах в различных массиваМ и каналах блоков ОЗУ, когда аппарат поканальной .перестройки структуры этих блоков не способен обеспечить исправную работу, но имеется хотя бы одно сочетанке каналов в раэличнык массивах ОЗУ, обеспечивающее мажоритарный режим работы, что в целом повышает надежность резервированной системы.При этом пределы коррекции ошибок, 15 устройством в блоках ОЗУ можно определить следующим образом. Если количество массивов ОЗУ в каждом канале равно и, количество вариантов коррекции ошибок К в общем случае будет,20 К = и с учетом того, что после пере- адресации массивов в любом из каналов информация по каждому разряду массива мажоритируется.25формула изобретения1. Устройство для управления режимами обменарезервированной системы, содержащее в каждом канале дешифратор-шифратор, входы которого подключены к выходам регистра управления переадресацией,.счетчик сбоев, выход предпоследнего разряда которого соединен с входом триггера переадресации, входящего в регистр управления переадресацией, вход счетчика сбоев подключен к контрольному входу устройства, а выход его последнего разрягга соединен с контрольным выходом,устройства, о т л,и ч а ю щ е е с ятем, что, с целью повышения надежности и расширения функциональныхвозможностей устройства, оно содержитв каждом канале блок переадресации,первые входы которого соединены с.соответствующими выходами дешифратора"шифратора, вторые входы - с инверсйьщ выходом триггера переадресации, третьи входы подключены к адресным входам еройства, а выходи - кадресным выходам устройства.2. Устройство йо.,п.1, о т л ич а ю щ е е с я темчто блок переадресации содержит первую группу эле=ментов И-НЕ, вторую группу элементовИ-НЕ и элементы НЕ, причем первыевходы первой группы элементов И-НЕподключены к первым входам блока переадресации, первые входы второй группыэлементов И-.НЕ- к вторым входам блокапереадресации, вторые входы первойи второй групп элементов И-НЕ соединены с выходами соответствующих элементов НЕ, входы которых подключенык третьим входам блока переадресации, а выходы первой и второй группэлементов И-НЕ подключены соответственно к выходам блока переадресации.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 308430, кл. 6 06 Г 15/16,1970.2. Патент франции Р 2163284,кл. С 06 Г 11/00, 1973.3. Авторское свидетельство СССР9 564637, кл. 6 06 Г 11/00, 1975849216 Состав Техред Редактор Г. Кац тираж 745 ПодпиИ Государственного комитета Селам изобретений и открытий.осква, Ж, Раушская наб.,Заказ 6094/6 4/5 П фПатент", гужгород, ул. Проектная,4 Фил ВНИИпо113035 у ь, И. КорольАч Корректор Г. Решетник