Устройство для демодуляции двоичных сигналов

. СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИКГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР (ГОСПАТЕНТ СССР)(а) ОПИСАНИЕ ИЗОБРк авторскому свидетельств ТЕНИ 56 1(71) Самарский электротехнический институт(5 В) Авторскф свидетельство СССР й 1588кп Н Ж 27/22, 1988.ДЛЯ ДЕ ДУЛЯЦИИ(57) Сущность изобретения: устройство содержит 1 блок расщепления сигнала (1); и блоков обработки сигнала (2), каждый из которых содержит 2 линии задержки (3 и 15), п вычитателей (4), 1 сумматор сигналов (5), матричный перемножитель (6), п перемножитепей (7), и усреднякнцих филь. тров (8), 1 коммутатор сигналов (16), 1 счетчик (9), 2 регистра сдвига (10 и 14), 1 сумматор (11), 1 дискриминатор минимума (12), 1 блок памяти (13), 1 коммутатор (17). 5 ил1809739 5 10 15 20 25 30 Изобретение относится к технике радиосвязи и может использоваться в системах передачи дискретных сообщений по каналам связи с межсимвольной интерференцией (МСИ) и аддитивной помехой (шумом).Цель изобретения - повышение достоверности приема за счет увеличения точности. оценивания импульсной реакции канала.Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием новых блоков: блок памяти, второй регистр сдвига, вторая линия задержки с Й отводами, коммутатор сигналов - и их связями с остальными элементами схемы.На фиг.1 представлена структурная электрическая схема устройства; на фиг.2 - схема коммутатора сигналов; на фиг.З - схема коммутатора; на фиг.4 - схема блока рас.щепления сигналов; на фиг.5 - схема матричного перемножителя.Устройство содержит блок 1 расщепле-. ния сигнала, блоки 2 обработки сигнала, состоящие каждый иэ первой линии 3 задержки с Й отводами, й вычитателей 4, сумматора сигналов 5, матричного перемножителя 6, й перемножителей 7, й усредняющих фильтров 8, второй линии 15 задержки с Й отводами и коммутатора сигналов 16, счетчик 9; первый регистр 10 сдвига, сумматор 11, дискриминатор 12 минимума, блок памяти 13, второй регистр 14 сдвига, коммутатор 17. На фигЛ - 3 число й =4.При этом вход блока 1 расщепления сигнала является входом всего устройства, выход сумматора 11 соединен с входом дискриминатора 12 минимума, выход каждого. перемножителя 7 соединен с входом соответствующего усредняющего фильтра 8, выходы которых соединены с первыми входами матричного переменожителя 6, выходы которого соединены с первыми входами й вычитателей 4, выходы блока 1 расщепления сигнала подключены к первому входу соответствующего блока 2 обра- ботки сигналов, являющегося входом первой линии 3 задержки с Й отводами, выходы й вычитателей 4 подключены к первым входам соответствующих перемножителей 7 и к соответствующим входам сумматора сигналов 5, выход которого является выходом блока 2 обработки сигналов и подключен к соответствующему входу сумматора 11, первые выходы счетчика 9 соединены с первыЪи входами коммутатора 17, второй выход счетчика 9 соединен с вторым входощ коммутатора 17 и первым входом 4блока 13 памяти, выходы первого регистра 10 выхода соединены с третьими входами коммутатора 17, а последний выход первого регистра 10, кроме того, соединен с входом второго регистра 14 сдвига, выходы которого соединены с четвертыми входами коммутатора 17, первые выходы коммутатора 17 соединены с вторыми входами матричного перемножителя 6 каждого блока обработки сигналов через его первые входы, а второй выход коммутатора. 17 через третий вход каждого блока обработки сигналов соединен с объединенными вторыми входами перемножителей, выход дискриминатора 12 минимума соединен с вторым входом блока памяти, выход которого соединен с входом первого регистра 10 выхода, основной выход первой линии 3 задержки соединен с входом второй линии 15 задержки, а дополнительные выходы первой линии 3 задержки (ее Й отводов) - с первыми входами коммутатора 16 сигналов, выходы второй линии 15 соединены с вторыми входами коммутатора 16 сигналов, выходы которого соединены с вторыми входами вычитателей 4.равлением общего сигнала; на этапе демодуляции к й выходам коммутатора 16Мх =а 1+сд +3 +1 с(1)1,)с Коммутатор сигналов содержит Й переключателей, работающих синхронно под упсигналов подключены его первые входы, ана этапе оценивания - вторые входы;Коммутатор 17 содержит 2 Й переключа 35 телей, работающих синхронно под управлением того же сигнала, что и коммутатор 16сигналов: на этапе демодуляции замкнутыелевые(по фиг.З) цепи, а на этапе оценивания- правые.40 Принципиальным отличием коммутатора 17 является то, что коммутируются дискретные сигналы, в то время как вкоммутаторе 16 сигналов - аналоговые,Устройство для демодуляции двоичных45 сигналов работает следующим образом.1, Этап демодуляции,Обозначая - номер элемента сигнала вбесконечной цепи сообщения, с - номер отвода линии 3 задержки (считая справа налево),- номер отсчета импульсной реакцииканала во времени (взятых с интервалом Т,равным тактовому интервалу), запишем сигнал х, на выходе с-го отвода:55 где а - знак -го элемента сообщения,реакция канала, от которого в рассматриваемый момент времени целиком укладывается в линии задержки 3;ц;(1=11 ч) - 1-й отсчет одной компоненты импульснойреакции канала;Й - целое число, характеризующее вре мя рассеяния в канале, равное числу отводов линии задержки 3 и числу усредняющих фильтров 8; 0+к - помеха. В вычитателях 4 происходит вычитание из х,к.матричного произведения, полученного в матричном перемножителе 6 и повто. ряющего структуру (1):15(2) Здесь Ь+к- (в двоичном случае равные . 1) - знаковые коэффициенты, поступающие на вторые входы матричного перемножителя 6 от коммутатора 17; л 9 - оценки отсчетов компоненты импульсной реакции канала с выходов усред няющих фильтров 8 (счет 1 ведется снизу вверх).В главной диагонали 1 =. поэтому в ней Ь+к-з=Ы.Разностные сигналы с 1,М поступают на 30 входы сумматора 5 и на первые входы пере- множителей 7. На этапе демодуляции на объединенные вторые входы перемножителей 7 от коммутатора 17 поступает запирающий сигнал, и перемножители 7 заперты, 35В сумматоре сигналов 5 происходит геометрическое сложение с,к и на его выходе образуется сигнал бь пропорциональный расстоянию между вектором отсчетов входного сигнала хкк и вектором опорного сигна ла, соответствующего некоторой комбинации знаковых коэффициентов Ь+к: Ф = ОНсккЯ, (3)45 здесь О) - некоторый нелинейный функционал, например(4) 50лПри фиксированных хкк и 9 различным наборам Ь+ксоответствуют различные с 1 ь В сумматоре 11 сумма (4) дополняется аналоговыми слагаемыми от других компонент,Если 9 = ць 01+к=0, то минимальное б 1=0 образуется при Ь+к- = а;+к, Таким образом, если осуществить полный перебор различных комбинаций Ь+к-, а зафиксировать ту комбинацию, которой соответство Н1,к -н,к-и+к ф(5) а на вторые объединенные входы перемножителей 7 - задержанное решение Ь-и, В перемножителях 7 происходит снятие манивало минимальное значение Ы, вьчисленное по (2) и (4), то в этой комбинации с высокой вероятностью выполняется требование Ь+1-1=а+к, в том числе (для главной диагонали, где 1 с = 1) Ь=а.Полный перебор комбинаций Ь+кдля К 1 производится в счетчике 9, На этапе демодуляции эти комбинации поступают через открытые первые и второй входы коммутатора 17 на вторые входы матричного перемножителя 6 (на нижние и главную ди-. агональ соответственно), Сигнал Ь(1=1), поступающий на главную диагональ перемножителя 6, поступает также на первый (информационный) вход блока памяти 13, Значенияс 1 ь вычисляемые в сумматоре 11, последовательно сравниваются между собой в дискриминаторе минимума 12, При появлении в процессе перебора нового б меньшего, чем все предыдущие, на его выходе появляется импульс, Этот импульс поступает на второй (управляющий) вход блока памяти 13 и вызывает перезапись Ь с второго выхода счетчика в блок памяти 13. К концу процесса перебора комбинаций значение Ь, записанное в блок памяти 13, будет принадлежать комбинации элементов, обеспечивающей наименьшее бк то есть наиболее правдоподобной комбинации.2, Этап оценивания.С выходов первого регистра 10 сдвига через открытые третьи входы коммутатора 17 на вторые входы матричного перемножителя 6 поступают окончательные решения Ь, Ь.Ь-ы+1 (нижние диагонали). Через открытые четвертые входы коммутатора 17 с выходов втброго регистра 14 сдвига на вторые входы матричного перемножителя 6 поступают решения Ьа, Ья.Ьй+1 (верхние диагонали), а на объединенные вторые входы перемножителей 7 - решение Ьщ, Через открытый пятый вход коммутатора 17 на один из вторых входов матричного перемножителя 6(на главную диагональ) поступает запирающий сигнал. Через открытые вторые входы коммутатора 16 сигналов с выходов второй линии 15 задержки на вторые входы вычитателей 4 поступают отсчеты входного сигнала Х, задержанные по 1 на величину М,Таким образом, на первые входы пере- множителей 7 вместо сък поступают с,к:пуляции (умножение на знаковый коэффициент), в результате чего на выходе М-го перемножителя 7 получается некоторый сигнал У,икс, Ь х -ЯЬ, К Ь-я+в-яПри отсутствии помехи (Оиру+и=0) и при д=ц 1 на этапе демодуляции фиксируются Ь " аь то есть Ь-я+и=а-и+идля всех К 1 и из (7 получаем У,и = ци. Здесь учтено, что а Б 1, аЬ = 1.Таким образом, на входе каждого и-го усредняющего фильтра 8 будет ци, Значит, в стационарном режиме и на их выходах будут ди. Поэтому выходные сигналы фильтров 8 могут быть использованы в качестве оценок д(М=). Поэтому в схеме они заведены на первые входы матричНого перемножителя 6.Если есть помехи, то условия Ою+и = 0 и д-р нарушаются, Поэтому не всегда аЬ= -1. Обозначим аЬ 1+ Я, имея в виду, что в случае ошибки у;2, и перепишем (7) в виде к1,и и 1-к"и 1-к -к+и-1 Фи-и+и -н -к+иЛишь первое слагаемое в (8) является . полезным, все прочие образуют помеху, Для ее подавления служат усредняющие фильтры 8,0 статочнаяпогрешность 6, М =да-ци зависит от дисперсии шума и соотношения величин постоянной времени фильтра 8 и тактового интервала Т,. Переключение коммутаторов 16, 17 происходит синхронно с тактовой частотой по командам из блока управления.8 течение тактового интервала на выходах линий задержки 3, 15 и регистров сдвига 10, 14 сигналы (аналоговые и дискретныесоответственно) сохраняются неизменными.По окончании тактового интервала зна 5 чение символа Ы,зафиксированное в блокепамяти 13, записывается в первую(левую посхеме) ячейку первого регистра 10 сдвига, асодержимое системы регистров 10 - 14 передвигается на одну позицию вправо.Регистры 10 и 14 могут быть объединены в единый регистр с 2 йячейками, тактируемыми общим тактовым импульсом,Линии задержки 3 и 15 могут быть объединены в единую линию задержки с 2 йотводами. Вместе с первым коммутатором16 эту единую линию можно рассматриватькак линию с переменной задержкой во времени. При цифровой реализации линии 3, 15и коммутатор сигналов 16 эквивалентны одному ОЗУ с 2 й ячейками,Существенным отличием предлагаемого устройства от прототипа является защищенность тракта оценивания от шумов; ввыделении отсчетов импульсной характеристики канала участвуют не предварительные, а окончательные решениядемодулятора, среди которых меньше ошибочных, В каналах с медленными замирани 30 ями сигнала предлагаемое устройствосохраняет все прочие преимущества прототипа. Если за время задержки решения (единицы миллисекунд) свойства канала, практически не меняются, то есть форма35 импульсной реакции сохраняется, то задержка оценки не приведет к увеличению вероятности ошибок демодуляции. Такимобразом, предлагаемое устройство наиболее эффективно в каналах с медленными40 замираниями, но большим уровнем помех(малым отношением сигнал - помеха),Вместо счетчика 9 в устройстве можетбыть использован любой другой блок формирования двоичных комбинаций, в том45 числе счетчик по коду Грея (осуществляк 1- щий на каждом шаге изменение состояниятолько одной из диагоналей матричного пе-,ремножителя), регистр последовательных приближений (осуществляющий ускоренный поиск наиболее достоверного Ь), комбинация счетчиков (при очень большом М).При этом существенные признаки устройства не изменяются.Формула изобретенияУСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее блок расщепления сигналов, выходы ко торого соединены с первыми входами блоков обработки сигналов, вторые входы которых подключены к соответствующим первым выходам коммутатора, первый и второй входы которого "0 подключены к соответствующим выходам счетчика, первый регистр сдвига, выходы которого соединены с соответствующими третьими входами коммутатора, дискриминатор минимума, вход которого подключен к выходу сумматора, входы которого подключены к вцходам блоков обработки сигналов, каждый из которых содержит вычитатель, пер вую линию задержки, перемножители, усредняющие фильтры, сумматор сигналов и матричный перемножитель, выходы которого соединены с первыми входами соответствующих вычитателей, 25 выходы которых соединены с входами сумматора сигналов и с первыми входами соответствующих перемножителей, выходы которых соединены с входами соответствующих усредняющих фильт- ЗО ров, выходы которых подключены к первым входам матричного перемножителя, вторые входы которого являются вторыми входами блока обработки сиг 35 налов, первым входом которого является вход первой линии задержки, объединенные вторые входы перемножителей являются третьим входом блока обработки сигналов, выходом которого является выход сумматора сигналов, отльиающееся тем, что, с целью повышения достоверности приема за счет увеличения точности оценки импульсной реакции канала, введены блок памяти и второй регистр сдвига, выходы которого соединены с четвертыми входами коммутатора, второй вход которого подключен к первому входу блока памяти, выход которого соединен с входом первого регистра сдвига, выход которого соединен с входом второго регистра сдвига, выход . дискриминатора минимума соединен с вторым входом блока памяти, второй выход коммутатора подключен к третьему входу каждого блока обработки сигналов, а в каждый блок обработки сигналов введены коммутатор сигналов и вторая линия задержки, вход которой подключен к основному выходу первой линии задержки, дополнительные выходы которой соединены с первыми входами коммутатора сигналов, выходы которого соединены с вторыми входами соответствующих вычитателей, причем выходы второй линии задержки соединенц с вторыми входами коммутатора сигналов./ (р 7 репгьи дхФиг.Ю дпорые всходы бьиоды ЧетВераыиУ д ЧетУеотые Вой1809739 Фиг, 4 авитель Б,Носовед М, Моргентал Редакт Т.Иванов орректор А.Моть л Заказ б одписное Тираж НПО "Поиск" Роспатента3035, Москва, Ж, Раушская на оизводственно-издательский комбинат "Патент", г. Ужгород, ул;Гагарина, 10