Устройство для управления трехфазным инвертором

ика, нала едикода ины тротехнивенно для мах элект- преображения в яжение с по закону,Щя повышетурная схенвертором,частоты Р 1 тчика 1,ко 2,3,4, Пер- тифазными ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(56) 1. Авторское свидетельство СССРМ 1711306 по заявке )ч. 3733433/24-07М 7/48, 1984 г.(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕТРЕХФАЗНЫМ ИНВЕРТОРОМ(57) Изобретение относится к преобрателям постоянного напряжения в многоное переменное напряжениеширотно-импульсной модуляцией,изобретения - повышение надежноститройство состоит из делителя-счетвход которого соединен с шиной сигвнешней частоты, и последовательно сненного с ним делителя многофаэногопо числу фаз инвертора, Выходные ш Изобретение относится к эле ке и предназначается преимущес управления инверторами в систе ропитания и электропривода дл зования постоянного напр многофазное переменное нап широтно-импульсной модуляцие близкому к синусоидальному,Целью изобр .тения являетс ниЕ надежности. На чертеже приведена струк ма устройства для управления и В устройстве вход задания соединен со входом делителя-сче торый состоит из трех разрядов вый и второй разряды являются пяделителя-счетчика соединены с первым входом сумматора в многофазном коде, выходные шины которого связаны с управляющими входами элементов инверторэ. Выходные цифровые шины разрядов делителя-счетчика соединены со входами блока преобразователей из прямого кода в обратный, выходы которь 1 х соединены со входом регулируемого формирователя 9, Управляющие входы преобразователей соединены с выходами нерегулируемого .формирователя импульсов с линейно изменяющейся длительностью, Вход нерегулируемого формирователя соединен с выходными цифровыми шинами двух старших разрядов делителя-счетчика, Прямой и инверсный выходы нерегиоуемого формирователя соединены с первыми входами двух элементов И. 1 ил 2 табл,счетчиками с коэффициентом счета и=10, а третий разряд имеется н=9. Последовательно с делителем-счетчиком соединен трехфазныл счетчик 5,Выходы разрядов 2, 3 делителя-счетчика 1 соединены с входами преобразователей 6, 7, 8 в обратный код, В формирователе 9 регулируемь 1 х импульсов входы преобразователей 10, 11, 12 кодов соединены с выходами преобразователей 6, 7, 8. Формирователь 9 содержит также два логических блока 13, 14 и элемент 15 ИЛИ.Входы блока 13 соединены с выходами преобразователей 11, 12 и задатчика кода К управления, формирующего унитарный код соответствующий цифрам от "0" до "9", Вхо 1791939а 1 а 4 а 2 а З а з а г а 44 а 1 а а 1а 2аз =а 4Э 5структура 5 а 5преобразователя 8 описывается уравнением с с 1 сг С 2 сз = с з С 4 С 4 С 5 С 5 сз сг С 1 С 5 С 4,р р где аь С 1 - сигналы на соответствующих выходах преобразователей; а ь с - на выходах разрядов 2, 3, 4; р - на выходах формирователя 18.Структура преобразователей 10 и 11 определяется уравнениями.=а 1 а 5, Ха=а 4 а 5,Д=ага 5, Уа=аза 5,уа=аза 5, га=.ага 5,Ла=а 4 а 5, та=а 1 а 5,где а т - сигналы на выходах преобразователей 10 и 11,а - сигналы на выходах преобразователей 6 или 7.Преобразователь 12 формирует на выходе сигналы по следующим логическим выражениямтс=с 1 С 5; Ес=сгс 5 Ус=СЗС 5,Структура блоков 13, 14 строится в соответствии с дизьюнкцией всех логических произведений, определяемых соответствующим сигналом кода К, указанного в строке таблиц 1, 2, выхо,нм сигналом преобразоды блока 14 соединены с выходами преобразователей 10, 11, 12 и также с задатчиком кода К. Выходы блоков 13, 14 и старший разряд кода К соединены с входами элемента 15, выход которого является выходом формирователя 9. Выход элемента 15 соединен с первыми входами элементов 16, 17 И; Входы нерегулируемого формирователя 18 импульсов с линейно изменяющейся длительностьюимпульсов соединены с выходами двух старших разрядов 3, 4 делителя-счетчика 1, а прямой и инверсный выходы соединены с управляющими входами преобразователей б, 7, 8 и вторыми входами элементов 1.6, 17. Выходы элементов 16, 17 соединены со входами чч и ч логического сумматора 19, другие входы которого соединены с выходом счетчика 5. Выходы сумматора 19 соединены с управляющими входами силовых элементов, например, транзисторов инвертора 20.Логические выражения, определяющие структуры преобразователей 6, 7, имеют вид вателя 12 или разряда 4, указанных в столбце таблиц и выходных сигналов Йа,Да, а, Ла, а 5, Ха Уа, Еа, 1 а, ГЪ,фЬ, ГЬ ЛЬ, Ь 5 хь, уь, гь, ть преобразователей 10, 11 и 6,7,указанных на пересечении соответствующей строки и столбца. Построение формирователя 18 определяется следующим логическим выражением10 р=Ь 1 Ь 5 ч Ьг Ь 5 с 1 Ч Ьз Ь 5 сг ч Ь 4 Ь 5 сз ч б 5 С 4Ч Ь 1 С 5 Ч Ь 2 С 5 С 1 Ч ЬЗС 5 С 2 Ч Ь 4 С 5 СЗ,Структура сумматора 19 определяетсялогическимл выражениями,Ь 1=01 и ч бз ч ч е ч ч15 Ьг=бг а ч д 1 ч ч е ач,Ьз=бз щ ч й ч ч е а й,е - о 1 ог ч о 1 оз ч огозУстройство работает следующим образом,20 При любых значениях входного кода Кделитель-счетчик 1 и последовательно соединенный с ним счетчик 5 осуществляютсчет входных импульсов частоты 11, когда закаждый цикл переключения предыдущего25 разряда, последую.ций разряд увеличиваетсвое значение на единицу.При максимальном значении входногокода К=К 9 на третьем входе элемента 15 исоответственно на первых водах элементов30 16, 17 всегда имеется сигнал о=1, Поэтомуна первом входе сумматора 19 присутствуют только сигналы с выходов формирователя 18 р=ч, р=щ.В исходном состоянии делителя-счетчл 35 ка 1 на выходе формирователя 18 существует сигнал р=1. Это значение выходногосигнала будет существовать в течение первого цикла переключения первого разряда2 делителя-счетчика 1, когда состояние вто 40 рого разряда 3 равно О, При дальнейшемсчете входных импульсов, когда первый разряд 2 совершит еще девять циклов, а состояние второго разряда 3 при этом будетизменяться от 1 до 9, значение сигнала на45 выходе формирователя 18 сохраняется нулевым р=О,Таким образом, за цикл переключенияпервых двух разрядов 2 и 3, когда состояниетретьего разряда 4 равно на выходе форми 50 рователя 18 будет существовать сигнал р=1длительностью в 10 перлодов входной частоты, а сигнал р=О будет иметь длительность в 90 периодов входной частоты.Второй цикл переключения первых двухразрядов 2 и 3 делителя-счетчика 1 начинается, когда третий разряд 4 устанавливается в состояние 1 и р=1, Это значение сигнала р=1 будет существовать в течение первых двух циклов переключения разряда 2 дели 1791939теля-счетчика 1, когда состояние второго разряда.3 изменяется от 0 до 1 включительно. При дальнейшем счете, когда первый разряд 2 совершит еще восемь циклов, а состояние второго разряда 3 при этом будет изменяться от 2 до 9, значение сигнала на выходе формирователя 18 будет нулевое р=О, Следовательно, за цикл переключения первых двух разрядов в первом состоянии разряда 4 на выходе формирователя 18 будет сформирован сигнал р=1 длительностью в 20 периодов входной частоты; а сигнал р=О будет иметь длительность в 80 периодов входной частоты и т.д, вплоть до восьмого состояния разряда 4, когда за цикл переключения первых двух разрядов на выходе формирователя 18 будет сформирован сигнал р=1 длительностью в 90 периодов входной частоты, а сигнал р=О будет иметь 10 15 20 длительность в 10 периодов входной частоЛинейно возрастающие по длительности сигналы р и их инверсии р, которые соответственно увеличивают на единицу либо передают на выход сумматора 19 трехфазные сигналы счетчика 5 без изменения, формируют на выходных шинах инвертора 20 максимал ьн ые значения трехфазных напряжений Оаь, Оьс, Оса по трапецеидальному закону, 30 При значениях входного кода К от 8 до 0 блоки 13, 14 формируют линейно изменяющиеся импульсы на выходе элемента 15. Причем при наличии сигнала р=1 преобра 35 зователи 6, 7, 8 передают сигналы разрядов делителя-счетчика 1 на входы преобразователей 10, 11, 12 в прямом коде, а при сигнале р=О - . в обратном коде.Пусть в исходном состоянии делителясчетчика К=8, тогда разряды 2, 3 и 4 в исходном нулевом состоянии, а на выходе форм и ро вател я 18 существует сигнал р=1.За первый цикл переключения первых двух разрядов, когда третий разряд сохра 40 45 няет исходное состояние в течение времени 10 периодов частоты 11 на вход блоков 13, 14 подаются сигналы в прямом коде, а в оставшиеся 90 периодов частоты б этого цикла - в обратном коде. За второй цикл При подаче сигналов на входы блоков 13, 14 в прямом коде и изменении состоящий третьего разряда от 0 до 8 на входе ч сумматора 19 формируются линейно нарастающие импульсы соответственно длительностью в 9, 18, 27, 36, 4554, 63, 72 и 81 переключения, когда разряд 4 находится в 50первом состоянии "1", в прямом коде подаются сигналы в 1 ечение 20 периодов частоты 11 и в обрагном коде - в течение 80периодов этой частоты цикл и т.д,период частоты 11, каждый из которых располагается в начале цикла переключения первых двух разрядов 2 и 3, При подаче сигналов на входы блоков 13, 14 в обратном коде и изменении состояния разряда 4 от 0 до 8 на входе ю сумматора 19 формируются линейно спадающие импульсы соответственно длительностью в 81, 72, 63, 54, 45, 36, 27. 18, 9 периодов частоты 11, каждый из которых расположен в конце цикла переключений разрядов 2 и 3Между импульсами одного цикла переключения разрядов 2 и 3 существует пауза в 10 периодов частоты 11, когда на входах сумматора 19 отсутствуют сигналы ю и ч,При дальнейшем уменьшении значения входного кода К происходит пропорциональное уменьшение линейно изменяющихся импульсов и увеличение паузы между импульсами одного цикла переключения разрядов 2 и 3, При этом линейно возрастающие сигналы ч и линейно спадающие а соответственно увеличивают на единицу либо передают на входы сумматора 19 трехфазные сигналы счетчики 5 без изменения, а при их отсутствии сигнал е открывает верхние ключи мостового инвертора, а сигнал е - нижние, Следовательно, на выходах инвертора будут сформированы трехзначные напряжения Оаь, Оьс, Оса по трапецеидальному закону, когда входной код К пропорционально изменяет длительность всех импульсов, из которых составлены эти напряжения,Уменьшение аппаратурных затрат и повышение надежности обьясняется использование только двух логических блоков,Формула изобретения Устройство для управления трехфазным инвертором, содержащее делитель-счетчик, состоящий из последовательно включенных трех разрядов и трехфазного счетчика, первые два разряда являются пятифазными счетчиками, третий - пятифазным счетчиком с коэффициентом пересчета равным девяти, формирователь регулируемых импульсов, состоящий из трех преобразователей кодов, двух логических блоков и элемента ИЛИ, входы преообразователей кодов являются первыми входами формирователя регулируемых импульсов, выходы преобразователей кодов подключены к одним входам логических блоков, другие входы которых предназначены для подключены к задатчику кода управления, третьи входы логических блоков являются вторь 1 ми входами формирователя регулируемых импульсов, которые подключены к разрядам делителя-счетчика, структура первых двухпреобразователей кодов определяетсяуравнениямиа =8185, х=8485,ф =а 285, у=аза 5,=-8385, 2=8285,А =8485, 1=8185где функции ат определяют сигналы навыходах преобразователя кода, аргументыа-сигнал на 1-м выходе разряда делителя, счетчика, выход элемента ИЛИ является выходом формирователя регулируемых импульсов, два элемента И и логическийсумматор, входы которого соединены с выходами элементов И и выходами трехфазного счетчика делителя-счетчика,логический сумматор реализует логические функцииП 1=О 1 в ч оЗ ч ч е чч ч,П 2=О 2 ЧЧ Ч О 1 Ч Ч Е Ю Ч,пз=оЗ ю ч о 2 ч ч е Ю ч,Е=0112 Ч О 1 ОЗ Ч О 2 ОЗгде б - сигналы на соответствующих выходах трехфазного счетчика;ю и ч - сигналы на выходах первого ивторого элементов И;Ь -сигналы на выходах логическогосумматора, которые являются выходами устройства,отлича ющФФся тем, что, с цельюповышения надежности, оно снабжено тремя преобразователями в обратный код иформирователем нерегулируемых импульсов, причем входы формирователя нерегулируемых импульсов подключены квыходам второго и третьего разрядов делителя счетчика, прямой и инверсный выходысоединены с первыми выходами преобразователей в обратный код и соответственно спервыми входами первого и второго элементов И, функция, реализуемая формирователем нерегулируемых импульсовописывается уравнениемР=Ь 1 Ь 4 ч Ь 2 Ь 5 с 1 ч ЬзЬ 5 с 2 ч Ь 4 Ь 5 сз ч Ь 5 с 2У Ь 1 с 5 ч Ь 2 с 5 с 1 ч Ъзс 5 с 2 ч Ь 4 с 5 сз,где р - сигнал на прямом выходе, В и С -сигналы на соответствующих выходах второго и третьего разрядов делителя-счетчи.ка, вторые входы преобразователей вобратный код подключены к выходам соответствующих разрядов делителя-счетчика,структуры первого и второго преобразова телей в обратный код описываются уравнениями а 1 а 1 аз а 4 85 а 4 аз 82 а 1 85 а 1 а 2 аз 84 а 5 структура третьего преобразователя вобратный код описывается уравнениемР 10 С 1 С 2 сз С 4 с 5 С 1 С 2 сз с 4 С 5 сз с 2 С 1 С 5 С 4 15 где аь с - сигналы на соответствующих выходах преобразователей в обратный код;аь с - на соответствующих выходахразрядов делителя-счетчика;р и Р - на выходах формирователя нере 20 гулируемых импульсов,выходы преобразователей в обратныйкод соединены с входами соответствующихпреобразователей кодов формирователя регулируемых импульсов, третий из которых25 реализует логические функциитс=с 1 С 5, Ес=С 2 С 5 Ус=СЗС 5,выходы логических блоков формирователя регулируемых импульсов соединены сдвумя входами элемента ИЛИ, третий вход30 которого предназначен для подключения кстаршему разряду задатчика кода управления, выход элемента ИЛИ соединен с вторыми входами обоих элементов И, а структуракаждого из логических блоков определяется35 дизъюнкцией всех логических произведений задаваемых соответствующимитабли-.цами, где аргументами каждого логическогопроизведения являются сигналы К 1 разрядов кода управления, указанные в соответ 40 ствующей строке таблицы, выходныесигналы с.третьего разряда делителя счетчика, выходные сигналы тс, гс, ус третьегопреобразователя кодов и сигнал "1", указанные в соответствующем столбце таблицы и45 указанные на пересечении этих строки истолбца выходные сигналы или произведения выходных сигналов аатз первого преобразователя кодов, аь Ть - второгопреобразователя кодов и а 5, Ь 5 - пятых вы 50 ходов первого и второго разрядов делителясчетчика, первый логический блок задаетсятаблицейорой логический блок задается таблицей"Ъ.игина., едак М,Моргенталрректор. С.Патрушев Зааз 158 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ. ССС113035, Москва, Ж, Раушская наб 45Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гага