Способ преобразования угла поворота вала в код и устройство для его осуществления

Изобретение относится к областиавтоматики и вычислительной техникеи может быть использовано в устройствах программного управления станками, а также в системах управлениятелескопами,Цель изобретения - повышение точности преобразования.На фиг, представлена структурнаясхема устройства для преобразованияугла поворота вала в код, на фиг,2и 3 - диаграммы, поясняющие работуустройства.Устройство для преобразования угла поворота вала в код содержит преобразователь 1 угла поворота валав аналоговые сигналы, состоящий изблока 2 излучателей, измерительного3 и индикаторного 4 дисков, Фотоприемников 5 и 6 и усилителей .7 и 8,блоки смещения сигнала, выполненныев виде суммирующих усилителей 9 и 10,регулируемый источник 11 постоянныхнапряжений, инверторы 12 и 13, Регулируемые делители 14-18 напряжения,компараторы 19-21, элементы 22 и 23ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутаторы 24 и 25,аналого-цифровой преобразователь(АЦП) 26.Способ преобразования угла поворота вала в код рассмотрен на примере устройства, которое работает следующим образом.Световой поток от блока 2 излучателей через щели измерительного 3и индикаторного 4 дисков попадаетна цувствительные площадки фотоприемников 5 и 6, на выходах которыхформируются электрические сигналыпропорциональные падающему на них 40световому потоку. Сформированные усилителями 7 и 8 первый и второй аналоговые сигналы поступают на выходыпреобразователя 1, При вращении вала преобразователя 1 излучение модулируется растровым сопряжением ще-.лей дисков 3 и 4 и на выходах преобразователя 1 образуются сигналы0 и 0, по 1 форме близкие к синусоидальным (фиг.2 б,6), т.е. осуществляется преобразование угла поворотавала в первый и второй аналоговыеэлектрические сигналы.Фазовый сдвиг между этими сигналами определяется взаимным расположе-нием растров индикаторного диска 4,При смещении растров индикаторногодиска 4 на величину, кратную цетверти шага измерения, фазовый сдвиг между сигналами близок к т /2, где 2 исоответствует шагу измерения. Отклонение фазового сдвига между сигналами от номинального значения 1"/2 обусловлено погрешностями, возникающими.при нанесении штрихов на оригинал индикаторного диска 4 в процессе фотолитографии и наличием остаточногоэксцентриситета индикаторного диска 4,Такие параметры растрового сопряжения, как соотношение площадейпрозрачных и непрозрачных штриховдисков 3 и 4 в пределах шага измерения, а также характеристики диаграммы направленности излучателей блока2, определяют несинусоидальность сиг"налов Би Б, что может выражаться в виде асимметрии их формыотносительно среднего уровня Уполного размаха сигналов (фиг.2 ц),Приведенные на фиг.20,3 сигналыформируются в случае, когда ширинапроекций прозрачных штрихов индикаторного диска 4 превышает ширину прозрачных штрихов измерительного диска3 в плоскости последнегоПри Формировании прямоугольных сигналов посреднему уровню 0, обеспечивающемуравенство. амплитуд отрицательных иположительных полуволн сигналов, возникают угловые погрешности АО ЬО(фиг.2 О), приводящие к погрешностьюне только в этих точках, но и во всемдиапазоне преобразования,Сигналы 0 и Упоступают на суммирующие усилители 9 и 10, на вторыевходы которых от регулируемого источника 11 постоянных напряжений подаются сформированные в нем сигналысмещения (напряжения 0 и Б ). На".,йпряжение Бв, выбирается равйым повеличине значению сигнала 0 кото-.рые должно быть при углах О и и иобратным по знаку. На выходе суммирующего усилителя 9 формируется третий аналоговый сигнал 0, которыйпринимает нулевые значения в точках О, и и 2 н, по форме совпадающийл гс сигналом О, (фиг.2), Постоянноенапряжение У выбирается равным повеличине знацению сигнала Б приуглах Ф/2 и 3/2 К В результатесложения сигнала 0 с сигналом Оиз-за погрешностей реальный сигнал10 (фиг.2) будет иметь фазовыйсдвиг относительно сигнала ОЗ, неравный е /21711328 5Сигнал 0 инвертируется инверто ром 12 и поступает на вход регулируемого делителя 14 напряжения, на второй вход которого поступает пря-:5 мой сигнал 0 с выхода суммирующего усилителя 9.Часть прямого (Д 0) или инвертиро. ванного (ЬЙ) (Фиг.2) сигнала 0 (в зависимости от знака отклонения. 10 фазового сдвига) с выхода делителя 14 поступает на третий вход суммирующего усилителя 10, Поскольку Форма сигналов близка к синусоидальной, то на выходе усилителя 10, вырабатывается 15 сигнал 04. (Фиг,28),0 = 0 + Ь 0 ж 0 соз(0+Ь 9) ++ Д 0 у з дп О = 0 п 1 создсоз ДОпЪЮ- 0 здп 6 здп ДО+ Д 0 п здп 9,и 1 Ю где ДИ - отклонение фазового сдвигамежду сигналами 0 и 0 от 25велицины Ф/2.Поскольку величина Дв мала, то пола"гая соз Ь 6= 1, и,обозначив здпДО = 1 с;имеют04 м 0 щ созе + Ю здпд + Ь 0 п здпйа 30ф 2Напряжение на выходе делителя 14 вы"бирается равнымЬ 0 - Ь 0 здп О щ -Щ здп О,МЗ Ф 2При этом на выходе усилителя 10 формируется четвертый аналоговый сигнал04 й 0 и соз О, смещенный по Фазе относительно сигнала 01 на величину и /2и принимающий нулевые значения приуглами/2 и 3/2 ии (Фиг.2 ),В компараторах 19 и 20, работаю-.щих в режиме нуль-органа, из аналоговых сигналов 0 и 0 формируются соответственно двухуровневый сигнал первого разряда кода и первыйдвухуровневый логический сигнал,смещенный относительно двухуровневогосигнала первого разряда кода на цет"верть шага измерения (фиг.2,6).фронты этих сигналов совпадают соответственно со значениями углов О.2 Т и й /2, 3/2 и. В результате сум"мирования по модулю два элементомИСКЛИЧАЮЦЕЕ ИЛИ 22 на его выходе Фор-мируется двухуровневый сигнал второго разряда кода (фиг,2 й;).Прямые и инвертированные инверточрами 12 и 13 сигналы 0 и 0 через регулируемые делители 15-18 поступают на входы коммутатора 24, на один из входов которого поступает непосредственно сигнал 04. Коммутатор 24 управляется двухуровневыми сигналами первого и второго разрядов кода таким образом, что на одном иэ его выходов при низком уровне двухуровне- ч вого сигнала первого разряда кода вы; деляется прямой сигнал 0, поступающий с выхода делителя 15, а при высоком уровне - инвертированный сигнал 0 с выхода делителя 16.На другом выходе коммутатора 24 при разных уровнях двухуровневых сиг" .налов первого и второго разрядов кода выделяется инвертированный сигнал 0 с выхода делителя 17, при йиэких уровнях сигналов первого и второго разрядов - прямой сигнал 04 с выхода усилителя 10, а при высоких уровнях- прямой сигнал 0 д с выхода делителя 18. Пятый и шестой сигналы 0 и Ц Фиг,30,), сФормированные на выходахкоммутатора 24, сравниваются компаратором 21, на выходе которого формируется второй двухуровневый логический сигнал, Фронты которого соответ- ствуют углам, при которых напряжения сигналов 0 и 0 равны.Регулируемым делителем 15 напряже" ния при угле й/4 величина прямого сигнала 0 устанавливается равной величине прямого сигнала 0 , делите" лем 17 при угле 3/4 Т .величина инвертированного сигнала 04 устанавливается равной .величине прямого сигнала 0 на выходе делителя 15, делителем 16 при угле 5/4 и величина инвертированного сигнала. 0 устанавфвается равной величине прямого сиг- нала 04 на выходе делителя 16, делителем 18 при угле 7/4 и величина пря"мого сигнала 0 устанавливается равной величине инвертированного сигнала 0 З. на выходе делителя 16, Такой прийцип Формирования сигналов 0 и 0.позволяет устранить влияние аисмметрии полуволн сигналов 0. и 0 от-носительно оси абсцисс, а таюне возг можной асимметрии каждой из полуволн относительно оси ординат при наименьшем числе регулировок. Для реализации способа возможно увеличение числа регулируемых делителей напряжения до восьми и устанавливать величину сигналов при соответствующих углах до требуемой величины или величины одногоиз сигналов в произвольной последовательности, обеспечив необходимый алгоритм управления коммутатором 24двухуровневыми сигналами первого ивторого разрядов выходного кода.Таким образом, фронты второго двухуровневого,логического сигнала на выходе компаратора 21 формируются приуглах 174, 3,4, 5 В и "/47 т .е . 10сформированный второй двухуровневыйлогический сигнал смещен относительно двухуровневого сигнала второгоразряда кода на четверть шага(фиг,3), Эти сигналы суммируются па 15модую два элементом ИСКЛГ)ЧЛТ 1 ЕЕ ИЛИ1 23, на выходе которого-образуетсядвухуровневый сигнал третьего разрядавыходного кода (Фиг.3 Я)Сигналы Б 5 и Ц поступают на входы коммутатора 25, который управляется вторым двухуровневым логическимсигналом, Формируемым компаратором21, таким образом, что на его выходпоступает сигнал у при низком уровне второго двухуровневого логического сигнала, а при высоком уровнесигнал Ц.С выхода коммутатора 25 аналоговый сигнал (фиг,3), по Форме близкий к треугольному, поступает на входАЦП 26, где формируются двухуровневые сигналы остальных (младших) разрядов кода,При линейно возрастающей ветвианалогового сигнала, поступающегона входц АЦП 26, на его выходе вырабатывается прямой код, а при линейно падающей ветви - код на выходе АЦП26 инвертируется двухуровневым сигналом третьего разряда кода.Младшие разряды кода могут бытьсформированы АЦП 26" также как отношение аналогового сигнала на выходекоммутатора 25 и другого аналогового 45сигнала, полученного преобразованиемсигналов Б и 06 при помощи аналогич-.ного коммутатора, управляемого такимобразом, что при низком уровне сигнала на выходе компаратора 21 выделяется сигнал 0, а при высоком - 0,В обоих случаях остаточная погрешность преобразования в пределах октантов фазового сдвига может быть устранена при помощи постоянного запоминающего устройства,Таким образом, предлагаемый способ преобразования угла в код помимо погрешности преобразования, обусловленной отклонением сдвига фаз аналоговых сигналов на выходе преобразователя 1 от номинального, позволяет устранить погрешности, вызванные разного вида асимметрией сигналов и возникающие из-за различных технологических погрешностей изготовления, влияние которых увеличивается с повышением разрешающей способности преобразователей, и тем самым повысить их точность,формула изобретения1. Способ преобразования угла поворота вала в код, основанный на преобразовании угла поворота в первый и второй сдвинутые по фазе друг относительно друга аналоговые сигналы, период которых равен шагу квантования угла поворота вала, формировании первого и второго постоянных сигналов смещения, формировании третьего и четвертого аналоговых сигналов, одновременном инвертировании третьего аналогового сигнала и формировании двухуровневого сигнала первого разряда кода путем сравнения величины третьего аналогового сигнала с нулевым уровнем, формировании первого двухуровневого логического сигнала, формировании двухуровневого сигнала второго разряда кода путем суммирования по модулю два . двухуровневого сигнала первого разряда кода с первым двухуровневым логическим сигналом, Формировании двухуровневого сигнала третьего разряда кода и формировании двухуровневых сигналов остальных разрядов кода, о т л и ч а ю щ и й с я тем, что, с целью повышения точности преобразования, в нем первый постоянный сигнал смещения формируют равным по величине значению первого аналогового сигнала при Фазовых сдвигах 0 и Ф и обратным по знаку, второй постоянный сигнал смещения формируют равным по величине зна" чению второго аналогового сигнала при фазовых сдвигах Й/2 и 3/2 и и обратным по знаку, третий аналоговый сигнал формируют равным сумме первого аналогового сигнала и первого постоянного сигнала смещения, . четвертый аналоговый сигнал Формируют равным .сумме второго аналогового сигнала, второго постоянногосигнала смещения и части прямого или инвертированного третьего ана", логового. сигнала, первый двухуровневый логический сигнал формируют сравнением значения четвертогоа алогового сигнала с нулевым уровнем, одновременно инвертируют четвертый аналоговый сигнал, формируют пятый аналоговый сигнал .равным части третьего аналогового сигнала принИком уровне двухуровневого сигна" ла первого разряда кода и равным части инвертированного третьего.аналового сигнала при высоком уровне 15 дсухуровневого сигнала первого раз-. ряда кода, формируют шестой аналоговый сигнал равным четвертому ана" логовому сигналу при низких уровнях . двухуровневых сигналов первого и вто О рого разрядов кодачасти четвертого аналогового сигнала при высоких уров" нях двухуровневых сигналов первого и второго разрядов кода и части инвертированного четвертого аналого" . 25вого сигнала при неодинаковых уровнях двухуровневых сигналов первого и второго разрядов кода, сравниваютпятый и шестой аналоговые сигналы, по результатам сравнения формируют второй двухуровневый логический сигнал, двухуровневый сигнал третьего разряда кода формируют суммированием по мо дулю два двухуровневого сигнала второго разряда кода с вторым двухуровневым логическим сигналом,. формирование5 двухуровневых сигналов остальных раз-рядов коДа осуществляют путем аналого-цифрового преобразования пятого и шестого аналоговых сигналов, причем при высоком уровне двухуровневого сигнала, третьего разряда кода результат аналого-цифрового преобразования инвертируют.2, Устройство для преобразования , 45 угла поворота вала в код, содержащее преобразователь угла поворота вала в аналоговые сигналы, первый и второй выходы которого соединены с первыми входами соответственно первого и вто" рого блоков смещения сигнала, регулируемый источник постоянных напря-. жений, выход первого блока смещения сигнала соединен с входом. первого ин-, вертора и первым входом первого компаратора, второй вход которого подключен к шине нулевого потенциала, а выход является выходом первого разРяда кода преобразователя и соединен с первым входом первого элементаИСКЛЮЧАИЦЕЕ ИЛИ и первым управляющимвходом первого коммутатора, выходвторого блока смещения сигнала соединен с первым входом .второго компаратора, выход которого соединен свторым входом первого элемента ИСКЛИЧАцЩЕЕ ИЛИ, выход которого является выходом второго разряда кода преобразователя, аналого-цифровой преобразователь, выходы которого являются Выходдми остдльных ндчиндяс четвертого, разрядов кода преобразователя, второй коммутатор, о тл и ч а ю щ е, е с я тем, что,. сцелью повышения точности преобразования, в него введены второй элементИСКЛЮЦА 04 ЕЕ ИЛИ, третий компаратор,пять регулируемых делителей напряжения и второй инвертор, а блоки смещения сигнала выполнены в виде суммирующих усилителей, вторые входы которых подключены к соответствующимвыходам регулируемого источника постоянных напряжений, выход первогосуммирующего усилителя соединен спервым входом первого регулируемогоделителя напряжения и через второйрегулируемый делитель напряженияподключен .к первому информационномувходу первого коммутатора, выход первого инвертора соединен с вторым входом первого регулируемого делителянапряжения и через третий регулируемый делитель напряжения подключенк второму информационному входу пер-вого коммутатора, второй вход второгЬкомпаратора соединен с шиной нулевогопотенциала, выход первого элементаИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым уп".равляющим входом первого коммутатораи с первым входом второго элементаИСКЛЮЧАИЦЕЕ ИЛИ, выход которого является выходом третьего разряда кодапреобразователя и соединен с управляющим входом аналого-цифрового преобразователя, выход второго суммирующего усилителя соединен с третьиминформационным входом первого коммутатора, через последовательно соеди-;ненные второй инвертор и четвертыйрегулируемый делитель напряжения подключен к четвертому, а через пятвйрегулируемый делитель напряженияк пятому информационнымвходам первого коммутатора, выходы которогосоединены с информационными входамивторого коммутатора и с входами третьего компаратора, выход которогосоединен с вторым входом второго элемента ИСКЛОЧАЩЕЕ ИЛИ и с управлвощим входом второго коммутатора, выход которого соединен с информационным входом аналого-цифрового преобразователя,Е.Будариналийнык Корректор Л.Пилипенко Редактор ЕЯа Заказ 349 ТиражВНИИПИ Государственного комитета по изобретен113035, Иосква, Ж, Раушская изводственно-издательский комбинат "Патент", г. Уж ул. Гагарина, 10 оставителехред л Подписно м и отк наб.; д рытиям при ГКНТ СССР