Устройство для сопряжения вычислительной машины с аппаратурой передачи данных

(51)5 С 06 00 САНИЕ ИЗОБРЕТЕНИЯ ВТОРСИОМУ СВИДЕТЕЛЬСТВУ тике и вычислительной технике и может быть использовано при построении систем передачи данных. Целью изобрете-ния является повыпение достоверности за счет обеспечения контроля исправности устройства во время работы без наруыеця связс аппаратурой передачи данных. Устройство содержит генератор импульсов, параллельно-последовальный преобразователь, блок сравнения, счетчик, регистр режима, регистр готовности, четыре буферных регистра, четыре коьщутатора, два Формирователя импульсов, группу коутаторов, пять триггеров, восемь элементов И, грУппу элементов И, семь элементов задержки, 3 ил.(57) Изобрет е относится к автов томатике жет быть сится к а хнике и м зобретение отычислительной. овыс еспеченойства ОСУДАРСТВЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(56) Корольков А.А. и др, Применение БИС КР 580 ВВ 51 для реализации последовательных интерфейсов микропроцессорных систем. - Иикропроцессорные средства и системы, 1985, Р 1,Авторское свидетельство СССР1439604, кл. С 06 Р 13/00, 1987. О ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСНЫ С АППАРАТУРОЙ ПЕРЕиспользовано при построении систем передачи даных.Цель изобретения - п ение достоверности за счет об ия контроля исправности устр во время работы без наруаения связи с аппарату" рой передачи данных.На Фиг, 1 приведена Функциональная схема устройства; на фиг. 2 - функциональная схема параллельно-последовательного преобразователя; на Фиг.3 - функциональная схема последовательно параллельного преобразователя.Устройство для сопряжения вычислительной машины с аппаратурой передачи данньгл (Фиг. 1) содержит генератор 1 импульсов, параллельно-последовательный преобразователь 2, последовательно-параллельный преобразователь 3, ком-=мутаторы 4-7, первьпбуферыйрегистр8, регистр 9 режима, регистр 10 готов- (Дности, второй буферный регистр 11, фьэлементы И 12-18, группу 9 элементовИ, триггеры 20-23, форпрователи 24 и25 импульсов, третий 26 и четвертьп27 оуферные регистры, элементы 23-34задержки, счетчик 35, группу 36 коммутаторов, вход 37 обрацения устройства, вход 38 записи устройства,вход 39 считывания устройства, информационную нину 40, инфорацонньпвыход 41 устройства, вход 42 синхронизации выдачи устройства, информационный вход 43 устройства, вход 44синхронизации, приема устройства, блок45 сравнения, выход 46 неисправности устройства, элемент И 47 и триггерПараллельно-последовательный преобразователь 2 (Фиг. 2) содержит регистр 49 сдвига и элементы И 50 и .ИЛИ 51Последовательно-параплельньп преобразователь 3 (Фиг. 3) содержит регистр 52 сдвига, элемент И 53, элемент 54 задержки и элемент ИЛИ 55. Первьп элемент 28 задержки необходим для обеспечения надежного приема содержимого регистра 10 готовности в вычислительную машину. Четвертьй элемент 31 задержки необходим, чтобы в режиме контроля сначала произошла пе репись инфориации из преобразователя 2 в преобразователь 3 и только потом осуществился сдвиг в преобразователе 2. Первьп 8 и второй 11 буферные регистры содержат по К разрядов, где К 70 определяется количествои бит ицфориации, передаваемой из вычислительной машины в устройство и обратно. Регистр 9 режима одноразрядньй, регистр 10 готовности двухразрядньп. Третий 26 25 и четвертый 27 буферные регистры содержат по (К+1) разрядов, Устройство предназначено для работы в систеиах, где сигналы на входы 42 и 44 синхронизации устройства поступают в одно и 30 то же вреия.Устройство для сопряжения вычислительной машины с аппаратурой передачи данных работает следующим образом.Существуют два режима работы; рабочий режим и режии контроля который устанавливается на одноразрядном регистре 9 режима признаком, поступающим из вычислительной иашины по информационной шине 40. Нулевое значение признака означает рабочий режим устройства, единичное значение - режим контроля.Обычное состояние устройства - рабочий режим. В этом режиме информация,45 поступаюцая из вычислительной машины по информационной шине 40, при наличии единичных сигналов на входах 37 и 38 обращения и записи устройства и .в первом разряде регистра 10 готовности записывается на первьп буферньпт регистр 8 и регистр 9 режима (в регистр 9 режииа записывается нулевая информация), В начале работы устройства,устацавливаются в нулевое состояние четвертый 22 и пятый 23 триггеры, Кам 55 мутатор 5 пропускает на вход форжрователя 25 ципупьсов сигналы с входа 42 синхронизации выдачи устройства. Эти сигналы и определяют работу параллельно-последовательного преобразователя 2, на группу информационных входов которого по окончании преобразования записывается информация с выходов первого буферного регистра 8, которая поступает через коммутатор 7. Сигнал конца преобразования парал- . лельно-последовательного преобразователя 2 записывается ца первый триггер 20, с выхода которого записывается через элемент И 14 в первый разряд регистра 10 готовности (для обеспечения надежности записи готовности в регистр 10 элемент И 14 запрещает запись в регистр 10 во время обращения из вычислительной машины к устройству).В рабочем режиме коммутатор 4 пропускает на вход формирователя 24 импульсов сигналы с входа 44 синхронизации приема устройства. Эти сигналы управляют работой последовательно-параллельного преобразователя 3. По окончании преобразования накопленная информация, поступившая по информационному входу 43 устройства, записывается ца второй буферный регистр 11. Сигнал конца преобразования устанавливает в единичное состояние триггер 21, При отсутствии в .этот момент обращения к устройству со стороны вычислительной машины происходит установка в единичное состояние второго разряда регистра 10 готовности с помощью элемента И 15 (после установки в единичное состояние триггеров регистра 10 готовности осуцествллется сброс в нулевое состояние триггеров 20 и 21 через элементы 29 и 30 задержки,Прц поступлешш единичного сигнала на входы 37 и 39 обращения ц чтения устройства происходит считывание содержимого регистра 1 О готовности и второго буферного регистра 11 через группу 19 элементов И в информа 1 цонную шину 40 устройства для передачи в вычислительную иашнцу. По окончании преобразования в последовательно-параллельный преобразователь 3 записывается код 10000 через группу 36 коммутаторов.При поступлении в регистр 9 режима единичного сигнала устройство готовится перейти в режим контроля, Контроль основан на том, что как правило, аппаратура передачи данных (ЛПД 1 имеет относительно низкую скорость передачи (1200 бад, 2400 бод, 960022 15 20 25 30 35 40 50 5 15416бод), в то время как узлы цифровойФтехники, на которых строится устройство, позволяют работать с частотойв несколько ИГц. За время между соседними информационньии энакани можно, не нарушая взаимодействия с АПД,проверить аппаратуру с помощью высокоскоростной передачи контрольной информации,10После приема каждого очередногознака от АПД происходит анализ состояния регистра 9 режима. Ясли регистр9 режима находится в единичном состоянии и отсутствуют сигналы готовности в регистре 10, то сигнал с первого выхода формирователя 24 импульсов через элемент И 16 и элемент 32 задержки устанавливает в единичное состояние триггер 22, переводя устройство в режим контроля. Одновременно с этим сбрасывается в нулевое состояние регистр 9 режима, а на третий 26 и четвертьп 27 буферные регистры переписывается содержимое преобразователей 2 и 3 соответственно. При этом в параллельно-последовательный преобразователь 2 записывается содержимое первого буферного регистра 8, а в последовательно-параллельный преобразователь 3 - код 1000,На управляющие входы коммутаторов 4-6 с выхода триггера 22 поступает единичный сигнал, в результате чего на входы Формирователей 24 и 25 импульсов начинают поступать сигналы с генератора 1 ипульсов, а сигнал с информационного выхода преобразователя 2 через коммутатор 6 подключается к информационному входу преобразователя 3. По окончании преобразования в пос-.ледовательно-параллельном преобразова" теле 3 происходит сравнение содержимого первого 8 и второго 11 буферныхрегистров в блоке 45 сравнения с помощью элемента И 17 и элемента 33 за-,держки. При неисправной работе устройства единичьп сигнал на выходе ростью передачи АПД и частотой генератора импульсов.При скорости передачи АПД, равной1200 бод,на контроль отводится около400 мкс (половина периода следованияинформационных знаков). При частотегенератора 1 ИГц можно за это времяпропустить по устройству до 400 битинформации. Обычно достаточно передачи по устройству четырех-пяти группинформационных знаков. Сигнал переполнения счетчика 35 устанавливаетв единичное состояние триггер 23,управляющий работой коммутатора 7 игруппы 36 коммутаторов.Если во время контроля по окончании преобразования в преобразователь2 записывается содержимое регистра8, а в преобразователь 3 - код 100О, то после установки триггера 23 вединичное состояние по окончании преобразования происходит перепись впреобразователи 2 и 3 содержимого ре"гистров 26 и 27 соответственно. После этого через элемент И 18 и элемент34 задержки происходит сброс в нулевоесостояние триггеров 22 и 23, что означает установление рабочего режима.Во время режима контроля сигнал на информационном выходе 41 устройства неизменяется, поскольку элемент И 47препятствует записи информации натриггер 48,Если во время режима контроля произойдет обращение вычислительной машины к устройству, то записи на регистр 8 не произойдет, так как первыйразряд регистра 10 готовности находится в нулевом состоянии. Кроме того нулевое значение регистра 10 готовностибудет означать для вычислительной машины неподготовленность устройства кобмену (в режиме контроля триггер 22блокирует запись в регистр 10 готовности).Таки образом, предлагаемое устройство позволяет проводить контроль оборудования, не нарушая работы трактапередачи данных.46 неисправности устройства можно ис"пользовать как индикацию состояния аппаратуры.Для большей надежности информация передается по устройству несколько раз. Подсчет циклов контроля ведется с помощью счетчика 35. Число циклов контроля, а следовательно, и разрядность счетчика 35 определяе.ся скоФормула изобретения Устройство для сопряжения вычислительной машины с аппаратурой передачи данньс, содержащее генератор импульсов, параллельно-последовательньп преобразователь, последовательно-параллельный преобразователь, два буферныхрегистра, регистр готовности, дватриггера, четыре коммутатора, четыреэлемента задержки, шесть элементов И,два фориирователя импульсов, регистррежима, причем первьпг вход первогоэлемента И соединен с первым входомвторого элемента И, с инверсными вха"дами третьего и четвертого элементовИ и является входои устройства дляподключения к выходу обращения вычислительной машины, вторые входы первого и второго элементов И являютсявходаии устройства для подключения соответственно к выходаи записи и чтения вычислительной машины, первые информационные входы первого и второгокоммутаторов являются входами устройства для подключения соответственно к выходаи синхронизации выдачи исинхронизации приема аппаратуры передачи данных, первьпг информационныйвход третьего коммутатора являетсявходои устройства длл подключения кинформационному выходу аппаратуры 25передачи данных, при этом вход записи регистра режима соединен с входомзаписи первого буферного регистра ис выходом первого элемента И, третийвход которого соединен с первым цц- ЗОформационным выходом регистра готовности, установочный вход которого .оединен с выходом первого эсгеиецта згдержки, вход которого соединен с выходом второго элемента И, едцццчьгьпсвыход первого триггера соединен спервым входои третьего элемента И,выход которого соединен с первым ицформациаццыи входом регистра готовности и с входом второго элемента задержки, выход которого соединен с нулевши входои первого триггера, единичньпг вход которого соединен с выходом конца преобразования параллельно-последовательного преобразователя, первьпг и второй синхровходы которого соединены соответственно с первым и вторыи выходами первого формирователя импульсов, вход запуска которого соединен с выходом первого комму Отатара, информационньпг выход параллельно-последовательного преобразователя соединен с вторым информационнымвходом третьего коммутатора, выход кокоторого соединен с информациоцныивходом послецавательно-параллельногопреобразователя, первьпг и второй сицхровходы которого соединены соответственно с первьпг и втарыи выхоцаии второго Формирователя импульсов, входзапуска которого соединен с выходомвторого коииутатора, единичный выходвторого триггера соединен с первымвходом четвертого элемента И, выходкоторого соединен с вторыи информационным входом регистра готовности и свходом третьего элемента задержки,выхоц которого соединен с пулевымвходои второго триггера, единичныйвход которого соединен с выходом конца преобразоваггия последовательнопараллельного преобразователя, группа информационных выходов которогосоединена с группой ицфориациоггцыхвходов второго буФерного регистра,о т л и ч а ю щ е е с я теи, что, сцелью повышения достовс.рцости за счетобеспечетцгя соцтролл исправности устройства во время работы без нарушениясвлзи с аппаратурой передачи данных,в устройства введены два буферных регистра, трц триггера, счетчик, блоксравнения, два элемента И, группаэлементов И, три элемента задержки,группа коммутаторов, причем выходыэлементов И группы, групгы информационных входов первого буферного регистра, ицфориаццоццьпс вход регистрарежима образуют группу входов-выходов устройства длл подключения кгруппе информационных входов-выхоцоввыли:слительцой иаиццы, выход блокасравнения явллетс.л выходом устройствадлл подключения к входу неисправности вычцслцтельног машины, выход третьего триггера является выходом уст -ройства для подключения к информационному входу аппаратуры передачи данных,при этои выход геператора импульсовсоединен с вторыи информационным входом второго коммутатора и с входаичетвертого элемента задержки, выходкоторого соединен с вторыи ицсориационцыи входои первого коммутатора, управляющий вход которого соединен с управляющими входами второго и третьегокоммутаторов с инверсным входом пятого элемента И, с первым входои шестого элемента И и с единичным выходомчетвертого триггера, едиццчньпс входкоторого соецинец с входами записитретьего и четвертого буферных регистров, параллельно-последовательногопреобразователя, последовательно-параллельного преобразователя, с установочными входами счетчика, регистрарежима и с выходаи пятого элемента за-1541622 держки, вход которого соединен с выходом седьмого элемента И, первый инверсный вход которого соединен с первым инФормационным выходом регист ра готовности, второи информационный выход которого соединен с вторым инверсным входом седьмого элемента И, первый и второй входы которого соединены соответственно с вторым выходом второго формирователя импульсов и с информационным выходом регистра режима, второй вход четвертого элемента И соединен с вторым входом третьего элемента И и с нулевым выходом четвертого триггера, нулевой вход которого соединен с нулевым входом пятого триггера и с выходом шестого элемента задержки, вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с единичным выходам пятого триггера, с управляющим входом четвертого коммутатора, с управляющими входами коммутаторов группы, выходы которых соединены с группой информационных входов после, довательно-параллельного преобразователя, группа информационных выходов которого соединена с группой информационных входов четвертого буферного регистра, группа информационных вы.- ходов которого соединена с первыми информационными входами коммутаторов группы, вторые информационные входы которых (кроме первого коммутатора из группы коммутаторов) подключены к ыице нулевого потенциала устройства, второй информационный вход первого коммутатора из группы коммутаторов подключен к шине единичного потенциала устройства, выход конца преобразования последовательно- параллельного преобразователя соединен с вторым входом шестого элементаИ и с входом записи второго буферного 1 Орегистра, группа информационных вы"ходов которого соединена с первойгруппой информационных входов блокасравнения, вторая группа информационных входов которого соединена с, группой информационных выходов первогобуферного регистра и с первой группой информационных входов (кроме 10 старшего разряда) четвертого коммутатора, группа выходов которого соединена с группой информационных входов параллельно-последовательного преобразователя, группа информационныхвыходов которого соединена с группойинформационных входов третьего буферного регистра, группа информационныхвыходов которого соединена с второйгруппой информационных входов четвертого коммутатора, старший разряд первоц группы информационных входов которого подключен к шине единичногопотенциала устройства, второй выход 25 первого Формирователя импульсов сое"динен с входом пятого элемента И, выход которого соединен с синхровходомтретьего триггера, ицформационцьпъвход которого соединен с информацион ным выходом параллельно-последовательного преобразователя, разрешающийвход блока сравнения соединен с выходом седьмого элемента задержки, входкоторого соединен с выходом шестогоэлемента И, с вторым входом восьмогоэлемепта И и со счетным входом счетчика, выход переполнения которого соединен с единичным входом пятого триггера, группа информационных выходов 40 второго буферного регистра, первый ивторой информационные выходы регистра готовности соединены с первыми входами элементов И группы, вторые входыкоторых соединены с выходом второгоэлемента И.6 Т ГКНТ СС митет в нно"издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 Произв аказ 282 НИИПИ Гос рственного 113035, о изобретениям и открытиям35, Раушская наб., д, 4/5