Формирователь импульсных последовательностей для контроля запоминающих модулей на цилиндрических магнитных доменах

)4 С 11 С 11/14, г АРСТВЕННЫЙ КОМ ИТБРЕТЕНИЯМ И ОТКРЫТНТ СССР Г ПО ПР ИСАНИЕ ИЗОБРЕТЕ тн юл. Р 37ектроники и вычисАН ЛатвССР вателя(54) фОРМИРОВАТЕЛДОВАТЕЛЬНОСТЕЙ ДЛЯНАЮРИХ МОДУЛЕЙ НАМАГНИТНЫХ ДОМЕНАХ ИМПУЛЬСНЫХ ПОСЛЕ КОНТРОЛЯ ЗАПОМИ - 1 ИЛИНДРИЧЕСКИХ(57) Изобретен тносится к вычисли- может быть испольике льнои ОРСКОМУ СВИДЕТЕЛЬСТ(71) Институт этельной техники(56) АвторскоеУ 1022216, кл.Авторское свР 1020862, кл. 2зовано при разработке эапоминаустройств на цилиндрических мадоменах, Цель изобретения - рание области применения формиро импульсных последовательностеи путем контроля запоминаюших модулей различных типов. Устройство содержит дешифратор 4 адреса, регистр 5 режима работы, генератор б, триггер 7 разрешения поля, счетчик 8 фаз поля, блок 9 адресации страницы, триггер 10 готовности страницы, делитель 11 частоты, счетчик 12 субциклов, формирователь 13, элемент И 14, мультиплексор 15 адресов, блок 16 оперативной памяти, делитель 17 частоты, счетчик 18 интервалов и дешифратор 19 импульсов с соответствующими Функциональными связями. 3 ил.С:3 1513514Изобретение относится к вычислительной технике и может быть использовано при разработке запоминающих устройств на цилиндрических магнитных доменах (ПК).Цель изобретения - расширение области применения формирователя импульсных последовательностей путем контроля запоминающих модулей различных типов..На Фиг.1 представлена блок-схема Формирователя; на фиг,2 - общая временная диаграмма работы устройства;на фиг.3 - временная диаграмма форми рования управляющих сигналов в одностраничном режиме записи.Формирователь импульсных последовательностей содержит вход-выход 1 данных, адресный 2 и управляющий 3 20 входы, дешифратор 4 адреса, регистр 5 режима работы, генератор б, триггер 7 разрешения поля, счетчик 8 Фаз поля, блок 9 адресации страницы, триггер 10 готовности страницы, дели тель 11 частоты, счетчик 12 субциклов, формирователь 13, элемент И 14, мультиплексор 15 адресов, блок 16 оперативной памяти, делитель 17 частоты, счетчик 18 интервалов и дешиф ратор 19 импульсов. Информационные входы регистра 5 режима, генератора б, блока 16 и выход формирователя 13 подключены к входу-выходу 1 данных.Адресные входы дешифраторь 4 адреса и первая группа информационных входов мультиплексора 15 подключены к адресному входу 2 устройства. Вход выборки дешифратора 4 адреса подклю.чен к управляющему входу 3 устройстваК первому - пятому выходам дешифратора 4 адреса подключены соответственно входы разрешения записи регист" ра 5 режима работы, генератора 6, блока 9 адресации страницы, блока 16 и вход выборки формирователя 13, К первому выходу регистра 5 подключены информационный вход триггера 7 разрешения и вход выбора направления мультиплексора 15, а к второму выходу - старшие разряды адреса блока50 16, младшие разряды адреса которог подключены к выходу мультиплексора 15. К первому выходу генератора 6 подключены вход синхронизации триггера 7 разрешения поля и счетный вход счетчика 8 Фаз поля, а к второму выходу - счетный вход делителя 17 частоты, Вход разрешения счета счет 4чика 8, фаз поля и вход разрешения драйверов Х и У катушек модуля 20 доменной памяти подключены к выходу триггера 7 разрешения поля. Выход счетчика 8 фаз поля, к которому подключены счетные входы блока 9 адресации страницы, делитель 11 частоты и первый вход элемента И, является выходом устройства для управления драйверами Х и У катушек модуля доменной памяти; Выход блока 9 адресации страницы подключен к входу уста-новки в логическую "1" триггера 10 готовности страницы, выход которого, в свою очередь, подключен к входу разрешения счета делителя 11 частоты и к входу Формирователя 13. Выход делителя 11 частоты подключен к счетному входу счетчика 12 субциклов и второму входу логического элемента И 14, Выход счетчика 12 субциклов подключен к старшим разрядам второй группы информационных входов мультиплексора 15 и к третьему входу элемента И 14, выход которого подключен к входу запуска делителя 17 частоты. Выход делителя 17 частоты подключен к счетному входу счетчика 18 интервалов, выход которого подключен к входу разрешения дешифратора 19 импульсов и к младшим разрядам второй группы информационных входов мультиплексора 15. Информационные входы делителя 11 частоты, делителя 17 часготы и адресные входы дешифратора 19 импульсов подключены к выходу блока 16. Второй выход дешифратора 19 импульсов подключен к входам сброса (установки в "0") счетчика 12 субциклов, счетчика 18 интервалов и триггера 10 готовности страницы, а первый выход является выходом устройства, управляющим функциональными узлами запоминающего модуля 20.Дешифратор 4 адреса обеспечивает адресацию по входам 2 и 3 к блокам данного устройства для обмена данными между ними и входом-выходом 1 данных, Регистр 5 режима задает режим работы устройства, а также совместно с триггером 7 разрешения поля и счетчиком 8 фаз поля управляет началом и остановкой поля. Блок 9 адресации страницы, который обеспечивает обращение к определенной странице запоминающего модуля содержит регистр номера страницы и счетчик страниц, выходы которого поступают5 151351на цифровой компаратор, и может бытьреализован на микросхемах типаК 555 ИР 18, К 555 ИЕ 7 и К 555 СП 1. Задающий генератор 6, формирующий тактовые сигналы для синхронизации блоковустройства, может быть реализованпоследовательным соединением регистра, цифроаналогового преобразователяи генератора, управляемого напряжежением, например микросхем типаКР 580 ИР 82, КР 572 ПА 1 А, КР 544 УД 2 иК 531 ГГ 1 П, причем для получения двухвыходных сигналов можно задействоватьоба генератора в последней микросхеме либо дополнительно подключить счетчик к выходу одного из этих генераторов. Делители 11 и 17 частоты могутбыть реализованы на микросхемах программируемых делителей К 589 ХЛ 4. В качестве блока 16 оперативной памяти,в который заносятся параметры временной диаграммы формируемых устройствомимпульсов управления запоминающегомодуля, можно применить микросхемыКР 53 1 РУ 8 П, Счетчик 12 субциклов предназначен для логического разделениявременной диаграммы управляющих сигналов на субциклы, в пределах которыхФормируется однородная последователь Оность сигналов управления запоминающим модулем, причем задержки и длительности последних относительно начальной фазы поля Формируются счетчиком 18 интервалов, Эти счетчики, атакже остальные узлы могут быть реализованы на стандартных ТТЛ микросхемах.Направление передачи сигналов повходу-выходу 1 определяется состоянием на входе 3 управляющих сигналов,включающих сигналы Запись" и "Чтение". Вход 2 содержит не менее 8 разрядов, а вход-выход данных - 8 либо16 разрядов. Такая архитектура позволяет использовать для подключенияформирователя стандартные внутренние шины и системные магистрали микроЭВМ (например, И 41),Формирователь импульсных последовательностей может работать в однотактном, многотактном, одностранич 50ном и многостраничном режимах, причемв каждом режиме временная диаграммаФормируемых сигналов управления запоминающим модулем может соответствовать режимам записи, чтения, чтениямодификации-записи и другим,формирователь работает следующимобразом. 4 6В исходном состоянии регистр 5 режима и триггер 10 готовности страницы сброшены, что соответствует отсутствию операции. В этом состоянии может производиться запись цифровых параметров с входа 1 данных в программируемые узлы, Для этого на входе 1 данных необходимо выставить записываемую информацию, на входе 2 - адрес соответствующего узла, а на входе 3 - сигнал "Запись", На выходе дешифратора 4 адреса, соответствующем данному .адресу, появляется активный уровень, разрешающий запись информации в выбранный узел. Таким образом, могут быть установлены тактовые частоты на выходах генератора 6, номер выбранной страницы модуля в блоке 9 адресации страницы, а также параметры временной диаграммы модуля в блоке 16. В последнем случае старшие разряды адреса блока 16, поступающие со второго выхода регистра 5 режима, определяют режим, для которого производится запись параметров, а младшие разряды, поступающие с выхода мультиплексора 15 - номер параметра, который в отсутствие операции соответствует текущему адресу на адресном входе 2Выдача на выход 1 данных текущего состояния триггера 10 готовности страницы производится путем подачи на вход 3 управления сигнала "Чтение", а на вход 2 - адреса, соответствующего активизации пятого выхода дешифратора 4 адреса, по сигналу которого отпирается формирователь 13 и передает на младший разряд выхода 1 данных сигнала текущего состояния этого триггера. На информационный вход триггера 7 разрешения поля с первого выхода регистра 5 режима поступает Лог.О, и по тактовому сигналу с первого выхода генератора 6 выход триггера 7 разрешения поля установлен в состоянии Лог.О, запрещая счет счетчика 8 фаз поля. При этом счетчик 8 фаэ поля находится в состоянии, соответствующем начальной фазе поля, сигнал старта страницы на выходе блока 9 адресации страницы не возникает, и триггер готовности страницы находится в состоянии логического "О", Сигналы управления запоминающим модулем 20 на выходе дешифратора 1940 рование сигналов управления запоминающим модулем. Конкретная временнаядиаграмма этих сигналов зависит отсодержания блока 16, поэтому в качест"ве иллюстрации в таблице приведеносодержание блока 16 оперативнойпамяти при частоте поля, равной100 кГц и тактовой частоте на втором выходе генератора 6, равной10 МГц (х овначает произвольноеотличное от нуля значение), состветствующее временной диаграмме работы устройства в одностраничном режиме записи модуля типа К 1605 РЦ 1(фиг.З),50 импульсов, триггера 7 разрешения поля и счетчика 8 фаз поля не вырабатываются.При установленных значениях параметров работы формирователя его за 5 пуск производится путем записи в регистр 5 режима управляющего слова с единичным битом запроса операции, поступающим на вход разрешения триггера 7 разрешения поля (сигнал "а", фиг.2). При этом код на втором выходе регистра 5 режима определяет выбранную временную диаграмму работу модуля, причем таких может быть запрограммировано несколько с учетом разрядности второго выхода регистра 5 режима. По тактовому сигналу с первого выхода генератора 6 (сигнал б, фиг,2) триггер 7 разрешения поля устанавливается в Лог,1 и своим выходным сигналом разрешает счет счетчика 8 фаз поля (сигнал в, фиг.2). Формирование поля начинается в определенной фазе (сигналы г и д, фиг,2), что обеспечивается синхронизацией процессов изменения состояния триггера 7 разреШения поля с началом и окончанием счета счетчика 8 фаз поля. Выходы счетчика 8 фаз поля и триггеры 7 раз 30 решения поля управляют работой драйЬеров Х и У катушек модуля. В блоке 9 адресации страницы производится подсчет тактов поля, поступающих на его вход синхронизации с выхода старшего разряда счетчика 8 фаз поля 35 (сигнал д, фиг.2), и при совпадении записанного номера страницы .с состояНием его внутреннего счетчика на выходе блока 9 адресации страницы Появляется сигнал начала страницы (сигнал е, фиг.2), устанавливающий триггер 10 готовности страницы в Лог.1.(сигнал ж, фиг.2).С этого момента начинается формиДля привязки к общей временной диаграмме. работы формирователя сигналы а, б и в (фиг.З) соответствуют сигналам д, е и ж (фиг.2), Сигналом с выхода триггера 10 готовности страницы (сигнал в, фиг.З) разрешается счет делителя 11 частоты, который отсчитывает занесенное в него по сигналу разрешения счета из блока 16 количество тактов поля, после чего дает перенос (сигнал г, фиг.З) . Адрес на блок 16 при этом поступает от счетчика 12 субциклов и счетчика 18 интервалов, что обусловлено сменой канала передачи мультиплексора, 15 адресов сигналом с первого выхода регистра 5 режима по сравнению с исходным состоянием. Для первого формиI руемого субцикла значение младших адресов на входе блока 16 равно О и соответствует исходным состояниям счетчика 12 субциклов и счетчика 18 интервала. По сигналу переноса делителя 11 частоты счетчик 12 субциклов выдает на адресные входы блока 16 следующий код (сигнал д, фиг,З) и с выхода блока 16 в делитель 11 частоты заносится код, соответствующий следующему субциклу, Таким образом, формируются субциклы, разграниченные сигналами переноса делителя 11 частоты и имеющие длительность в единицах периода счетчика 8 фаз поля, соответствующую содержанию блока 16 при выбранной временной диаграмме.Логическим элементом И 14 вырабатывается сигнал запуска делителя 17 частоты (сигнал е, фиг.З). Запуск делителя 17 частоты производится в начале каждого субцикла, а во втором субцикле на каждый такт поля и привязан к О-й фазе счетчика 8 фаз поля, что определяется сигналами, поступающими на вход элемента И 14. После запуска делителя 17 частоты последний отсчитывает тактовые сигналы с второго выхода генератора 6 и по достижению числа, равного коду на выходе блока 16, выходным сигналом переключает счетчик 18 интервала. Таким образом, на каждый факт запуска делителя 17 частоты интервалов на выходе счетчика 18 интервалов вырабатываются последовательные состояния, длительность которых в единицах периода тактового сигнала на втором выходе генератора 6 соответствует содержанию блока 16 при выбранной временной диа 9 151грамме, а количество определяетсяразрядностью счетчика 18 интервалаи равняется четырем,Дешифратор 19 импульсов формируетимпульсы, длительность которых определяется длительностью очередногосостояния счетчика 18 интервала, чтообусловлено сигналом на входе выборки дешифратора 19 импульсов, а номеравыходов определяются содержанием блока 16 при выбранной временной диаграмме. На втором выходе дешифратора19 импульсов формируются сигналы репликации (сигнал ж, фиг,З), вывода(сигнал ж, фиг,З), генерации (сигнал з, фиг.З) и ввода (сигнал и,фиг,З), поступающие на выход формирователя для управления функциональными узлами запоминающего модуля.Для данных в блоке 16, приведенныхв таблице, задержка и длительностьимпульсов вывода, генерации и вводаравняется соответственно (7,8; 6,2),(3,3; 0,3), (7,8; 6,2) микросекунд,Последним вырабатывается импульсконца операции на втором выходе дешифратора 19 импульсов (сигнал к,фиг.З), который приводит в исходноесостояние (логический "0") триггер10 готовности страницы, счетчик 12субциклов и счетчик 18 интервалов.Запись слова, соответствующего режимуотсутствия операции, т.е. прерываниеоперации, в регистр 5 режима допускается только после того, как триггер10 готовности страницы установлен влогический "0", Для этого по внешнимшинам должно отслеживаться текущеесостояние триггера 10 готовностистраницы ( путем чтения соответствующего разряда данных либо по прерыванию).Путем программирования блока 16могут быть реализованы временныедиаграммы для чтения, записи, чтения (модификации) записи запоминающего модуля в однотактовом, многотактовом, одностраничном и многостраничном режимах, что определяется конкретным расположением на временнойдиаграмме импульса конца операции(сигнал к,: фиг3).Формула изобретенияФормирователь импульсных последовательностей для контроля запоминающих модулей на цилиндрических маг 3514 1 Онитных доменах, содержащий блокадресации страницы и генератор, входы которых являются входом-выходомданных формирователя импульсных последовательностей, выход генераторасоединен с первым делителем частоты,дешифраторимпульсов, первый выходкоторого является первым выходом формирователя импульсных последовательностей, и элемент И, о т л и ч а -ю щ и й с я тем, что, с .целью расширения области применения формирователя импульсных последовательностейпутдм контроля запоминающих модулейразличных типов, он содержит дешифратор адреса, регистр режима работы,триггер разрешения поля, счетчик фазполя, триггер готовности страницы, 20 формирователь, второй делитель частоты, счетчик субциклов, советчик интервалов, блок оперативной памяти имультиплексор адреса, при этом адресный вход и вход выборки дешифратора 25 адреса являются соответственно адресным и управляющим входами формирователя импульсных последовательностей,первый - пятый выходы дешифратораадреса соединены с соответствующими 30 входами разрешения записи регистрарежима работы генератора, блока адресации страницы, блока оперативнойпамяти и входом формирователя, информационный вход регистра режима работысоединен с входом-выходом данных формирователя импульсных последовательностей, второй выход регистра режимаработы соединен с входами старшихразрядов адреса блоха оперативной 4 памяти, а первый выход - с входоммультиплексора адреса и информационным входом триггера разрешения поля,вход синхронизации которого и счетныйвход счетчика фаз поля соединены свторым выходом генератора, выходтриггера разрешения поля являетсявторым выходом формирователя импульсных последовательностей и соединенс входом разрешения счета счетчика 50фаз паля, выход которого являетсятретьим выходом формирователя импульсных последовательностей и соединенс первым входом элемента И, счетнымивходами второго делителя частоты иблока адресации страницы, выход которого соединен с входом установкитриггера готовности страницы, выходкоторого соединен с входом разрешениясчета второго делителя частоты и вхоКод на входе Состояние счетчиков (адрес блока памяти) делителя11 частоты 12 78 62 209 хКод импульсавыводал 2 3 0 1 0 0 1 х333 х282х Код импульсагенерации 2 3 О 2 3 0 1 х х 18 х х х х х х х 78 62 х 2 Код импульса ввода х х Код импульсаконца операции х151351 дом формирователя, выход которого соединен с входом-выходом данных формирователя импульсных последовательностей, информационные входы первого и второго делителей частоты подключе 5 ны к выходу блока оперативной памяти, вход данных которого подключен к вхо; ду-выходу данных формирователя импульсных последовательностей, выход 10 первого делителя частоты соединен с вторым входом элемента И и счетным входом счетчика субциклов, выход кото рого соединен со старшими разрядами второй группы информационных входов .15 мультиплексора адреса и с третьим входом элемента И, выход которого соединен с входом запуска первого 42делителя частоты, выход которого соединен со счетным входом счетчика интервалов, выход которого соединен с входом разрешения дешифратора импульсов и с младшими разрядами второй группы инФормационных входов мультиплексора адреса, первая группа информационных входов которого соединена с адресным входам формирователя импульсных последовательностей, а выход - с входами младших разрядов адреса блока оперативной памяти, второй выход дешифратора импульсов соединен с входами сброса счетчика интервалов, счетчика субциклов и триггера готовности страницы. делителя дешифратора 17 часто импульсов тыФФР е ФФФеСоставитель Ю,Розенталь едактор Г,Гербер Техред А.Кравчук Корректор С.Шекм Заказ 608751 Тираж 558 Подписное НИИПИ Государственного комитета.по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб д. 4/5 оизводственно-издательский комбинат "Патент", г. Ужго агарина,Ф Ф 8 У ОЯКО 14 дЛ ЯцййЩОДомФиг 7