Аналого-цифровой преобразователь

(21) 4042012/24-24 (22) 25,03.86 (46) 23.07.87, Бюл, У 27 (71) Институт теплофизики СО АН СССР и Новосибирский государственный университет им.Ленинского комсомола (72) Е.В.Кожухова и В,И.Титков (53) 681.325 (088.8) (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной техникеи предназначено для преобразования большого числа аналоговых сигналов методом поразрядного уравновешивания с цифровой коммутацией каналов и одиночных широкополосных сигналов последовательно-параллельным методом. Целью изобретения является расширение функциональных возможностей за счет увеличения числа преобразуемых сигналов. В устройство, содержащее группу1 с первого по (2 -1)-й компараторов,делитель 2 напряжения, два цифроаналоговых преобразоваетеля 7 и 1 О, параллельный регистр 3, первый аналоговый сумматор 11, блок управления 9,с целью расширения функциональныхвозможностей эа счет увеличения числа преобразуемых сигналов введенымультиплексор 4, коммутатор 5, регистр6 последовательного приближения, счетчик 8 импульсов второй аналоговыйсумматор 12. В устройстве обеспечивается измерение как сигнала 1) одного источника последовательно-парал-лельным методом преообразования, таки любого из сигналов 11 -11М источников методом поразрядного уравновешивания. 1 з,п.Ф-лы, 4 ил.1 13256Изобретение относится к измерительной технике и может использоватьсядля преобразования одиночных аналоговых сигналов последовательна-параллельным методом и бальшога числа аналоговых сигналов метоцом поразрядногоуравновешивания с циФровой коммутацией каналов.Целью изобретения является расширение Функциональных вазможностей засчет увеличения числа преобразуемыхсигналов.На Фиг,1 приведена Функциональнаясхема устройства; на Фиг,2 - схемаблока управления на Фиг.З и 4 - вре.- 15менные диаграммы, поясняющие рабатуустройства в многоканальчом и одноканальном режимах работы соответственно,Устройство содержит группу 1 каиАпараторов 1,0-1.М, где М = 2 , делитель 2 напряжения, параллельный регистр 3, мультиплексор 4, коммутатор5, регистр 6 последовательного" приб"лижения, первый циФроаналоговый преобразователь (ЦАП) 7, счетчик 8 импульсов, блок 9 управления, второйЦАП 1 О, первый 11 и второй 12 аналоговые сумматоры.Блок 9 управления содержит П-триггер 13, тактовый генератор 14, первый мультиплексор 15, первый демультиплексор 16, первый элемен 1 И 17,первый счетчик 18 импульсов, второймультиплексор 19, второй счетчик 20импульсов, элемент ИЛИ-НЕ 21, второйВ-триггер 22, элемент НЕ 23, третийсчетчик 24 импульсов, второй 25 итретин 26 элементы И, второй демультиплексор 27 и однавибратор 28. щНа временных диаграммах (фиг.З)многоканального режима показан измеряемый сигнал 0 на втором входе кампа-.ратора 1.,1, где 1=0,1. ,М, отмечены моменты со и сначала и концацикла преобразования, моменты с. стро 1бирования регистра 6 последовательного приближения, где 1.=0,12 К, моменты с стробирования регистра 3,1где 1 1,,,2 К и показана величина г 0с одного такта преобразования. Иавременных диаграммах (фиг,4) одноканального режима показан измеряемыйсигнал Пна вторых вхацах кампараторов 1,0-1,М, отмечены моменты си сначала и конца цикла пргабразавания, моменты с. изменения кода навходах ЦАП 10 и на адресных входахкоммутатора 5, где х=0,1 и 2, момен 96 2ты г страбиравания регистра 3; где :(=1,2 и 3, и величина с т одного такТота преобразования. Кроме того, на ди(Фиг.З и 4)ны Ц амллитуднага диапазона ЦАП 7 и его Выходной сигнал Пц сигнал Ь на прямом выходе генератора 14 и периодега частот сигналы +Пи -Ц на первом и втором входах делителя 2., сигналы 11-14 на первом-четвертом входах блока 9 н сигналы 01-08 на его первом-восьмом выходах.Устройства работает следующим образом.На первые и вторые входы аналоговых сумматоров 11 и 12 поступают выходные сигналы Ц (й) ЦАП 7 и Цо(г.) ЦАП 10, а на их выходах образуются соответственна суммарный сигнал +П , равный Пц(г.)+П,(с), и разностный сигнал -17 , равный И(г.)-Ц,(с). Эти сигналы поступают на входы делителя 2 из М одинаковых регистров, а с его выходов - на первые входы компараторав 1.0-1,М. На вторые входы компаратарав 1.0-1.,Мпоступают в многоканальном режиме работы М измеряемых сигналов П-Б, а в одноканальном режиме - один измеряемый сигнал 0 ПАП 10 управляет блок 9, а ЦАПрегистр 6 последовательного приближения. В многоканальном режиме на вход ЦАП 10 поступает нулевой код с выходов блока 9, что обеспечивает нулевой сигнал П(г.) на выходе ЦАН 10 и., соответственна, позволяет сформировать на первых входах всех компараторов одинаковый сигнал, равный П,(г.), Таким образом в многоканальном режиме производится сравнение каждого из измеряемых сигналов П-П с эталонным сигналом П (С) ЦАП 7 с помощью коипаратаров 1,0-1.М, В одноканальном режиме на входах ЦАП 10 Формируется такая последовательность двоичных кодов, что выходной сигнал " чо(С,) равен величинам 11,.2 ф, П 2 "ф" и 11 2 1 в первом втором и третьем тактах соответственно, где И - амплитудный диапазон ЦАП 7, Эта обеспечивает формирование на первых входах каинаратаров 1,0-1,Мвначале "грубой" шкалы опорных напряжений первого такта в диапазоне 0(с,)- -П /2-0(с,)+П/2, затем более точной шкалы второго такта в диапазонеи наконец точной шкалы третьего такта в диапазоне Ц(т.,)-Ц 2 1 +П,(с )+696 4приближения слелуюшнм образом. В исходном состоянии старший разряд (нэгруппы н К разрядов) РПП 6 установленв единичное состояние, а все младшиеего разряды - в нулевое, таким образом, на адресных входах мультиплексора 4 установлен двоичный номер компаратора 1.М/2. Соответственно, выходной сигнал этого компаратора (этого разряда регистра 3) поступает наинформационный вход РПП 6. По тактовому сигналу в старший разряд РПП 6заносится значение сигнала компаратора 1,М/2 и одновременно более младший,разряд РПП 6 устанавливается вединицу.и, таким образом, формируетсяномер компаратора, который будет опрашиваться следующим сигналом, Есливыходной сигнал компаратора 1,М/2 равен нулю (значит, и сигналы всех компараторов с большими номерами тожеравны нулю в унитарном коде), то наадресных входах мультиплексора формируется номер компаратора 1.М/4, ав противном случае - номер компаратора 1.3 М/4 и т.д., т.е. на адресныхвходах мультиплексора 4 формируютсяномера компараторов по алгоритму по- .следовательного приближенияТакойспособ шифрования является быстродействующим, так как на получение К-разрядного двоичного кода из М-разрядного унитарного затрачивается время,равное К 1, где период с частоты тактирования РПП 6 в этом случаевыбирается исходя из времени суммар-, ной задержки в РПП 6, коммутаторе 5и мультиплексоре 4, например, на по-"лучение трех-четырех разрядного дво"ичного кода из семи-, 15-разрядного .унитарного кода затрачивается времяпорядка 100-120 нс, что вполне сравнимо с временем задержки в параллель"ном приоритетном шифраторе известного устройства.Таким образом, схема совмещает насвоих элементах два отдельных устройства, выбор любого из которых осуществляется путем установки соответствующего кода режима на втором входеблока 9 управления (фиг,2), и позволяет произвести преобразование одногоизмеряемого сигнала 1 последовательно-параллельным методом и получить ЗК-разрядный результат за три такта и преобразование любого из входных сигналов Б,-П , его каналов путем Фзанесения двоичного номера этого канала в счетчик 8 на время текущего 3 1325 +П .2 " 1 с которымп сравниваетсяп 1измеряемый сигнал Ц с помощью компараторов 1.0- 1.М. Это позволяет получить последовательность М-разрядных унитарных эквивалентов сигнала Б с точностью У(с,)+Ю,2 ", Б.(с )+ +П 2-(йа и и П ( )+П 2 -за 13вом, втором и третьем тактах соответственно, Результаты сравнения входных сигналов с эталонными сигналами зано сятся в моменты с, в регистр 3, а с1его выходов поступают на информационные входы мультиплексора 4, которым управляет выходной код коммутатора 5.В многоканальном режиме на адрес ных входах коммутатора 5 постоянно установлен адрес его нулевого группового входа. Это обеспечивает подключение к адресным входам мультиплексора 4 выходного кода счетчика 8, в котором находится двоичный номер канала 1, сигнал Б которого подлежит преобразованию в текущем цикле с -с и позволяет подключить выход компаратора 1.1 через регистр 3 и мульти плексор 4 к информационному входу регистра 6 последовательного приближения (РПП) и получить в РПП 6 двоичный 2 К-разрядный эквивалент сигнала П эа 2 К тактов с помощью ЦАП 7 мето- З 0 дом поразрядного уравновешивания.В одноканальном режиме на адресных входах коммутатора 5 формируется последовательность двоичных адресоввначале его третьего, затем второго и наконец первого груцповых входов, что обеспечивает подключение к .адресным входам мультиплексора 4 выходного кода вначале К старших, затем К последующих и, наконец, К младших разрядов РПП 6 в первом, втором и третьем тактах преобразования соответственно. Это позволяет произвести преобразование М-разрядных унитарныхэквивалентов сигнала Ц (С), 0 И) и 0 (С ) в его К-разрядные двоичные эквиваленты старших, промежуточных и младших разрядов РПП 6 с помощью мультиплексора 4, коммутатора 5 и блока 9 управления и получить в РПП 6 ЗК-разрядный двоичный эквивалент сигнала ПЙ 1) за три такта с помощью ЦАП 7 последовательно-параллельным методом.Преобразование М-разрядного унитарного Мода компараторов 1.0-1.М, хранящегося в регистре 3, в К-разрядный двоичный код РПП 6 осуществляется по алгоритму последовательного132 Ы 96 6 цикла преобразования и получить 2 К- сится результат срс разрядный результат методом поразряд- И со шкалой онориного уравновешивания за 2 К тактов.Так, например, временные диаграммы фиг.З поясняют работу схемы на примере работы 8-канального б-разрядного устройства, перестраиваемого в одноканальное 9-разрядное устройство, работу которого поясняют диаграммы фиг,4. 10В момент й, поступления запускающего сигнала 11 на первый вход блока 9 управления (Фиг,2) в устройстве начинается цикл преобразования, В зависимости ат значения кода 12 на вто ром входе блока 9 управления на ега выходах 01-08 вырабатывается последовательность управляющих сигналов многоканального (Фиг.З) или одноканального (фиг.4) режимов, При работе 201 в многоканальном режиме в моменты с: вырабатываются импульсы тактирования РПП 6. По тактовому импульсу в момент с РПП б устанавливается в исходноесостояние (старший разряд - в единичное состояние, а все остальные разряды - в нулевое), и, соответственна,выходной сигнал П ПП 7 достигает кмоменту е исходного состояния и ра вен половине амплитудного диапазона 30О, Так же, в момент с содержимоесчетчика 8 увеличивается на единицуи на его выходах устанавливается двоичный номер канала 1, сигнал Б которого подлежит преобразованию в текущем цикле с-с , Результаты сравнений сигнала И с эталонным сигналомП заносятся в моменты с. в регистр3, поступают с выхода 1-го его разряда через мультиплексор 4 на инфор- ,10мационный вход РПИ б и заносятся внего в моменты с что обеспечиваетуравновешнвание сигнала 01 эталоннымсигналом Б по алгоритму йоразрядного уравновешивания за время, равное2 К с , где с =Н с, причем периодс генератора 14 (Фиг.2) определяется временем суммарной задержки сигналов в мультиплексоре 4, РПП б икоммутаторе 5 а коэКпциент пересчета Н счетчика 18 вьбирается из условия, что время г. не меньше временипереходного процесса в ЦАП 7 (ЦАП 10),гниения сигнала ых напряжений первого такта. На интервале с,-Г, происходит преобразование М-разряднага унитарного эквивалента сигнала 0(г. )1 .в двоичный К-разрядный код старших разрядов РПП 60 а на интервале Сфз , 1 Гпроисходит г р убо е ур а внов ешивание сигнала Бси гналом П и ус та н авк ацшкалы более точных опорных напряжений второго такта. В момент с рес зультат сравнения сигнала бс этой шкалой заносится в регистр 3 иреобразуется на интервале с"-с в дваичу Фный К-разрядный код следующих разрядов РПП б, в соответствии с которым происходит более точное уравновешиванне сигнала Ц сигналом Пц на интервале е -с, Так же на этом интер 3 3 фвале устанавливается шкала опорных напряжений третьего такта, результат сравнения с которой сигнала Б,(с) заносится в момент с в регистр 3 и преобразуется на интервале т.,-;., в К-разрядный двоичный код младших разрядов РПП 6. Таким образом, в устройстве формируется ЗК-разрядный результат преобразования сигнала П за время 3 ст где с -НК)В устройстве обеспечивается измерение как сигнала П одного источника последовательно-параллельным методом преобразования, так и любого из си 1- налов Ц -Б, М источников методом поразрядного уравновешивания, что расширяет функциональные возможности. предлагаемой схемы, а следовательно, и область ее применения по сравнению с известной. Предлагаемая схема позволяет получить существенный экономический эффект так как одно предлагаемое устройство с гибкими, програм" мно-изменяемьвли параметрами заменяет собой два таких отдельных устройства, как одноканальное госледовательно-параллельное устройство и М-канальное устройство поразрядного уравновешивания с цифровым коммутатором кана лов, что обеспечивает сокращение затрат как на разработку, так и на нзготавление. Формула изобретениясумматорах 11 и 12, компаратарах1.0- 1.М. - 1, регистре 3 мультиплексоре 4 и РПЛ б, В одноканальном режимена интервале с,-с, происходит установка устройства в исходное состояние, а в момент с в регистр 3 зано 1, Аналога-цифровой преабразова.ель, содержащий группу с первогоо Ъ(2 -1)-й компараторав первые входы которых соединены соответственна с выходами делителя на ряженчя, первыйрезультата". 20 25 30 35 40 45 50 55 7 132 цифроаналоговый преобразователь, параллельный регистр, первый аналоговый сумматор, блок управления, первый, второй и третий выходы которого подключены соответственно к первому, второму и третьему входам второго цифроаналогового преобразователя, о т л ич а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет увеличения числа преобразуемых сигналов, в него введены мультиплексор, коммутатор, регистр последовательного приближения, счетчик импульсов, второй аналоговый сумматор, выход которого соединен с первым входом делителя напряжения, второй вход которого подключен к выходу первого аналогового сумматора, первый вход которого объединен с первым входом второго аналогового сумматора и подключен к выходу второго цифроаналогового преобразователя, а второй вход объединен с вторым входом второго аналогового сумматора и подключен к выходу первого цифроаналогового преобразователя, первые и вторые входы которого объединены соответственно с первыми и вторыми информационными входами коммутатора, подключены соответственно к первым и вторым выходам регистра последовательного приближения и являются первыми и вторыми выходами информационными шинами, а третьи информационные входы коммутатора объединены соответственно с третьими выходами регистра последовательного приближения и являются третьими выходными информационными шинами, причем выходы коммутатора соединены соответственно с адресными входами мультиплексора, выход которого подключен к информационному входу регистра последовательного приближения, а информационные входы соединены соответственно с выходами параллельного регистра, информационные входы которого подключены соответственно к выходам компаратором группы, вторые входы которых являются соответствующими входными информационными шинами, при этомчет-, вертый выход блока управления соединен с тактируемым; входом регистра последовательного приближения, вход установки которого объединен с первым входом блока управления и суммирующим входом счетчикаимпульсов и являются шиной "Пуск", причем выходы счетчика импульсов соединены соответственно с четвертыми информационными 5696 8 входами коммутатора и являются шинами кода номера канала, второй вход,блока управления является шиной режима, а третий вход подключен к четвертому выходу регистра последовательного приближения, выход "Конец преобразования" которого соединен с четвертым входом блока управления, пятый и шестой выходы которого соединенысоответственно с первым и вторым адресными входами коммутатора, седьмойвыход подключен к входу синхронизации параллельного регистра, а восьмой выход является шиной "Готовность 2, Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что блок управления выполнен на первом и втором П-триггерах, тактовом генераторе, первом и втором мультиплексорах, первом и втором демультиплексорах, первом, втором и третьем элементах И, первом, втором и третьем счетчиках импульсов, элементах ИЛИ-НЕ и НЕ и одновибраторе, вход которого объединен с входом синхронизации первого Э-триггера, подключен к выходу первого мультиплексора и является восьмым выходом блока управления, первым входом которого является вход установки в "1" первого В-триггера, информационный вход которого является шиной логического нуля, а прямойвыход соединен с входом управлениятактового генератора, прямой выходкоторого подключен к информационномувходу первого демультиплексора, а инверсный выход соединен с входом стробирования первого мультиплексора,первый и второй информационные входыкоторого являются соответственнотретьим и четвертым входами блока управления, а адресный вход объединенс первыми входами первого, второгои третьего элементов И, адресным входом второго мультиплексора, информационным входом второго демультиплексора и является вторым входом блокауправления, четвертым входом которогоявляется выход второго мультиплексора, первый информационный вход которого объединен с первым входом элемента ИЛИ-.НЕ, входом элемента НЕ,входом суммирования третьего счетчика импульсов и подключен к выходу переноса первого счетчика импульсов,вход суммирования которого соединенс первым выходом первого демультн1 32.)696 предустановки первого сетчк явля( та НЕ,Г ьд е.1вА" с (ц(4 С,Г;Т-г;лексора адресный вход которого нод-. клочей к выходу первого эпемента Ц, второй вход которого соеде с прямым Выходом ВторОГ В-триггера ин" Версный Выход соединен с его инфор- МЯЦИОККЫМ ВХОДОЬс ВХС)Д СИНХРОНИЗЯЦИ подкг(че( к выходу олеьена йИ-. а вход установки воб ьединеннвходами синхронивач( первого. ВтороГО И ТРЕТЬЕГО СЧЕТЧИКОВ ИМПУЛ(,СОВ И соединен с вьжодом однови)рато)( причеь выход переноса Вта,)ого счетчика соединен с вторым Входом энемент 4. БЩ-НК ВХОД СусМИроваия С)бЪЕД,."Н с вторым инФормационым нхо(ом Втов(- ГО МУЛЬТИПЛЕКСОРа ИОДК)ОЧЕН К БТОроку Выходу перво 1 О дему)ь т)пексс)а а ВХОДЫ ПРЕДУ("ТаОВ( ЯВЛЯ), т(" СРО.к ,ф (ветственно пинаии кода .) 2 р Входь Ются соответственно шинами кода (И 1)сгде) - коэФфициент кратности времени такта устройства периоду частотытактовоГО ГеВРато)ас пеРВьЙ и ВТОРОЙадресые входы второго демультиплексора объединены соответственно с вторыми Входами Второго и третьего элементови подкл)чень соответств(-;ннок выходам первого и второго раэрядовт)етьего счетчика импульсов псрвыйи второй Входы предустановки котороГР яляотся соотВетстВенно шинами ЛОГИческогоуля и логической =диницы, перВЫМ с ВТРРЬМ И ТРЕТЬИМ ВЫХОДаМИ бЛОКа УП 15)яе(ня являк)тся соответственно перВЬЙ) ВТОРОЙ И ТРЕТИЙ ВЫХОДЫ ВТОРОГО ДЕ -мультиплексора, а пятьи, нтесты)н:едьмым вьХодами " выходы соответствено1325696 б 6 и,г Уие Ф итель Ю.С И,Попович ос ех но орректор В.Бутяг Николайчу едакт Заказ 3124/55Тираж 901 ВНИИПИ Государственного комитета С по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб