Аналого-цифровой преобразователь

(51)4 Н 03 М 1/6 Я АНИ 24 СУДАРСТВЕННЫЙ НОМИТЕТ СС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(56) Авторское свидетельство СССР У 571896, кл. Н 03 М 1/64, 1977.Автометрия1978, У 4, с. 43-50. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение может быть использовано в линейных и нелинейных преобразователях напряжения в двоичный позиционный код с наносекундными временами преобразования. Цель изобретения расширение функциональных возможностей путем одновременного измерения амплитуды и фазы радиосигнала и повышение надежности. Для этого в аналого-цифровой преобразователь, содержащий первый блок 11 фазового уравновешивания, блок 5 управления и блок 4 цифровой задержки, введены блок 9 инверторов, блокприведения фазы сигнала в первый квадрант, два фиксированных фазовращателя 8 и 1 О, второйблок 3 фазового уравновешивания, сумматор 12 и постоянное запоминающееустройство 13. Входное напряжение навходе 1 сравнивается в блоке 7 с опорным напряжением, определяется номер квадранта, к которому относится разность фаэ измеряемого и опорного сигналов, и находятся значения первых двух старших разрядов цифрового кода результата. Затем фаэовращатель 8о придает фазе приращение 45 , а блок 3 осуществляет ее измерение, последовательно находя алгебраическую суммуо опорных сдвигов фазы, равных 45 /2. Изменение эоны неопределенности, оставшейся после блока 3, осуществляет Я блок 11. Выходы блоков 7, 3, 11 через блок цифровой задержки 4 подаются на двоичный сумматор 12, выходы которого являютея результирующим кодом фазы, а выход 14 постоянного запоминающего устройства 13, осуществляющего преобразование типа эпх, дает значение относительного уровня сигнала. 3 з.п. ф-лы, 6 ил. МФИзобретение относится к измерительной и вычислительной технике и можетбыть использовано в линейных и нелинейных преобразователях напряжения вдвоичный позиционный код с наносекундными временами преобразования,а так же для цифрового представлениявидеосигналов радио или промежуточной частоты без преобразования в аналоговый сигнал. 10Цель изобретения - расширение функциональных возможностей аналого в цифрового преобразователя ( АЦПи повышение его надежности при измерениипараметров радиочастотных сигналов, 5На фиг,1 представлена функциональная схема предлагаемого АЦП", цаФиг,2 - функциональная схема блокаприведения фазы; на фиг,З - Функциональная схема блока Фазового уравновешивания", ца Фиг,4 - пример реализации фазового компаратора;на фиг,5диаграмма и таблица, характеризующиепроцесс компенсации Фазы сигнала", нафиг, б - диаграмма и таблица измерения 25граничного значения фазы ц,На диаграммах и в таблицах (фиг,5и б) обозначены измеряемое значение( фазы, граничное значение (р фазы,Копорная величина с 1, Фазовых сдвигов 30сигналов в з. разряде приращение Ь,фазового сдвига сигнала в соответствующем разряде, результирующее значение С фазы сигнала, логические переменные х, у, и х у первого ивторого фазовых компараторов блокаприведения фазы к первому квадрантувыходные значения Ь, и Ь кода логического блока, соответствуюшие 180и 90 40АЦП содержит входную пги у 1, шину 2 опорного напряжения, второйблок 3 Фазового уравновешивания,блок 4 цифровой задержки, блок 5 управления, вторую выходную шину б,блок 7 приведения фазы сигнала в первый квадрант, первый фиксированныйфазовращатель 8, бпок 9 инверторов,второй фиксированный фазовращатель 10,первый блок 11 фазового уравновешива ния, сумматор 12, постоянное запоминающее устройство 13, первую выходнуюшину 14, фазовььй компаратор 15,Блок 7 приведения Фазы в первый квадрант (фиг.2) содержит две пары делителей напряжения 16, 17 и 18, 19, Фазовые компараторы 20 и 21, инвертор 22, элемент 23 задержки, первый 24 и второй 25 фазовращатели, дешифратор 26,Первый 11 и второй 3 блоки фазового уравновешивания состоят из И и Ыпоследовательно соединенныхблоков 27 сравнения, каждый из которых выполнен на двух делителях 28и 29 напряжения, Фазовом компараторе 30, фазовращателе 31, элементе 32задержки.Фазовый компаратор выполнен наСВЧ-мосте 33 и двух пороговых детекторах 34 и 35.Блок 7 гредназначен для приведения сдвига Фазы опорного и измеряемого сигналов в первый квадрант,Два ФК, входящие в блок 7, образу:от квадратурную схему по определениюквадранта сдвига фаз измеряемого иопорного сигналов, Дешифратор 26 посигналам хх , у , у двух Фазовыхкомпараторов 20 и 21 блока 7 Формирует сигналы Ь, и Ь , управляющие фазовращателями 24 и 25, осуществляющимиосдвиг фазы на 180 и 90 соответственно,Фиксированные Фазовращатели 8 и 1 Одают приращение Фазы опорного сигнала 45(фиг 5) для фазового уравновешивания.Разрядный сумматор 12 предназначендля суммирования двух чисел а и Ь,при этом число Ь подключено к старшии11-1 разрядам, а число а - к последнии11-3 разрядаи, в это время к остальнымразрядаи подключен логический 0.Аналого-цифровой преобразовательработает следующим образом,Мощности преобразуемого и опорногосигналов, представляющие радиочастотные СВЧ) сигналы в блоках 7, Э и 11с помощью делителей напряжения равномерно распределяются между компараторами.Когда на первый и второй выходылюбого из фазовых компараторов поступают сигналы П - а эапц и О -=В(г.) з 1 п 1 шс-Ч, на выходах моста 33входящего в состав кампаратора, появляются колебания с аиплитудами Аз иА,г соответственно,АгА,г = -рг 1 + К2 К яг.пч,где К = В/А.Режим пороговых детекторов 34 и 35 выбирается так, что при отсутствии измеряемого сигнала, когда К = 0 и А =3 13224 = А = Л, = А/2, напряжение на выходах компараторов пороговые, т.е. такие, при которых происходит переключение компараторов. При К = 0 в зависимости от сдвига фазы Аи Аотли 5 чаются от А в ту или другую сторону, что и определяет переключение порогового детектора в то или другое состояние, определяя 111 или "0" значения переменных х или у. При этом оба по- О роговых детектора могут быть в различных состояниях, При определенной фазе Ц между 11 оп и П возникает ситуация, когда оба пороговых детектора переключаются в "1" (т,е, А ) А, м 15 Ч А ) А,). Такое состояние, когда ху = 1, 1. = 1,2, далее называется неопределенным, область значений ср зоной неопределенности, величина которой определяется граничным значением фазы ср Кзп и2В предлагаемом АЦП первыекомпараторов, из которых два находятся в блоке 7 и (11-3) в блоке 3, вырабатывающие двоичное число Ь, определяют угол между р и ц:Ч 1 Рг.30(1-3) компараторов блока1, вырабатывающие двоичное число а, определяют величину зоны неопределенности,равной 2 р,. Блок 7 содержит два Фазовых компаратора, причем опорное напряжение на одном из них отличаетсяопо фазе на 90 , что позволяет определить квадрант сдвига фаз ср, Используя перемещение х,у х у от дВУх ФК 40блока 7, дешифратор 26 вырабатываетсигналы Ь и Ъ, которые являютсядвумя старшими значениями кода двоичного числа Ь и управляют двумя фазовращателями 24 и 25 (180 и 90 соответственно). При этом фазовый уголопорного сигнала помещается в первыйквадрант (по отношению к фазовому углу измеряемого сигнала),Фиксированный фазовращатель 8 при дает фазе опорного сигнала приращение 45 , а блок 3 манипулирует фазойопорного сигнала около значения 9так, что приближает ее к значению цкйс можно ближе. Если после третьегошага уравновешивания (после блока 8)(р, фаза опорного сигнала должнаг 10быть уменьшена на 22,5 (ьЮ = Р/2 =- 22,5 ), в противном случае ей дает 77ся приращение 22 5 ( 1 раФ2а= -22,5 ). При этом в компараторах блока 3 используется вывод у, а управляемьй фазовращатель ( = 3 по номеру компаратора и управляемого фазовращателя) имеет значение дифферен- "- О циального фазового сдвига 45При у, = О, т.е, при отсутствии управляющего сигнала, электрическая длина линии опорного сигнала от выхода фазовращателя 8 до выхода р, на122,5 больше, чем, соответствующая длина линии измеряемого сигнала. При у = 1 электрическая длина линиигс опорного сигнала сокращается на 45о1 в то время, как Ьр, = - 22,5Значение соответствующего разряда числа Ь определяется соотношением Ь,=у,.Аналогично определяются значения Ь 11 Ьи нахоцится4 Р,= Р-Ц, =Ь,р,1=1 Сдвиг фаз между опорным и измеряемым сигналом равен теперь р (с точностью, определяемой последним разрядом блока 31, После этого из фазы опорного сигнала с помощью фазоврашателя 10 вычитается 1/4 и с помощью блока 11 происходит измерение зоны неопределенности, т,е. поиск угла(-Ч,), где происходит выход компараторов из зоны неопределенности. В данном случае используются выводы М; = а фазовых компараторов, которые управляют соответствующими фазовращателями блока 11. При этом первый фазовый компаратор в блоке 11, вырабатывающий значение а 1, имеет дифференциальный фазовый сдвиг 45 и управляет набегом фазы + 22,5, второй - + 11,25 и т.д. В итоге величина зоны неопределенности определяется формулойНЧ.= 1/2 2.а;4 р; = . а; р;сзИскомое значение фазы измеряемогосигналай Мср=-Ь;.р +1/2 , а;ср;, (1)1-1 ;с 5а относительный уровень сигналаМК = 2в 1 п (а.р;+1 ) а1=эДля определения кода искомой Фазы Ц код числа Ъ поступает на старшие Иразрядов, М разрядного сумма 1322477тора, а код числа а поступает на младшие (М) разрядов, начиная с четвертого разряда (Фиг.3)Н разрядный кад, снимаемый с выходов б является двоичным кодом искомойФазы ( при малых значениях ц цПри больших с значение , вычисленное в соответствии с алгоритмом пре-образования по формуле (,1), превьппает 2 п, однако при суммировании происходит переполнение сумматора 12, темсамым от вычисленного значения вычитается 2 ь, при этом в сумматоре 12остается значение исксмой Фазы С.Работа предлагаемого АЦП па излагаемому алгоритму позволяет определять уровень измеряемого сигнала К,ограниченного снизу чувствительностьюкомпараторов, а сверху - числом 12бчто соответствует Ц, =: 45 . Максимальна возможное значение К =: 2, однако при увеличении К усложняется логика работы всего АЦП, поскольку приэтом необходимо введение донолнительных управляем х Фазовращателей 25Формула изобретения1, Аналого-циФровой преобразователь, содержащий первый блок Фазового Зо уравновешивания, блок цифровой задержи, блок управления, первый выход которого соединен с первым входам Фазового уравновешивания, второй выход соединен с первым входом блока цифра вой задержки, вторые входы которого соединены с соответствующими выходами первого блока фазового уравновешивания, о т л и ч а ю щ и й с я тем, что, с целью расширения Функциональных вазможностей за счет обеспечения дополнительной Функции измерения амплитуды сигнала и повьппения функциональной надежности, в нега введены блок приведения Фазы, блок инвертоРов, два фиксированных Фазовращатепя второй блок Фазового уравновешивания, Фазовьп компаратор, сумматор и постоянное запоминающее устройство, выходы которого являются первыми выходными шинами устройства, первые входы кото.- рого объединены с ссответствуюшими первыми входами сумматора и соединены с соответствующими первыми выходами блока цифровой задержки, а второй вход объединен с вторым входом сумматора и соединен с вторым выходом блока управления, первый выход которого соединен с первыми входами второго блока Фазового уравновешивания и блока приведения Фазы, второй и третий входы которого являются соответственно входной шиной и шиной опорного напряжения, а первыйи второй выходы соответственна через первый Фиксированный Фазовращатель непосредственно соединены с вторым и третьим входами второго блока фазового уравновешивания, первый и второй выходы которого соответственно через второй фиксированный фазовращатель непосредственно соединены с ворым и третьим входами первого блока фазового уравновешивания, первый и второй выходы которого ссединены с первым и вторым входами фазового компаратора соответственно, выход которого соединен с третьим входом блока цифровой задержки, четвертые и пятые входы которого соответственно через блок инверторов непосредственно соединены с соответствующими третьими выходами второго блока Фазового уравновешивания и блока приведения Фазы, второй и третий выходы блока цифровой задержки соединены с соответствующими третьими входами сумматора, выходы которого являются второй выходной шиной.2, Преобразователь па п.1, о т л и ч а ю щ и й с я тем, чта блок приведения фазы выполнен на четырех делителях напряжения, двух последовательно соединенных фазовых компараторах, двух Фазовращателях, инверторе, элементе задержки и дешифраторе, первый и второй выходы катарогс являются третьими выходами блока и соединены соответственно с управляющими входами первого и второго фазовращателей, выход второго фазовращателя является первым выходом блока, а вход первого Фазовращателя соединен с первым выходом первого делителя напряжения, второй выход которого через инвертор соединен с первым входом первого фазового компаратора, а вход соединен с первым выходом второго делителя напряжения, вход которога является вторым входом блока, а второй выход соединен с первым входом второго Фазового компаратора, второй вход которого соединен с первым выходом третьего делителя напряжения, вход которого является третьим входом блока, а второй выход через четвертый делитель напряжения соединен с входом элемента задержки, выход которого является вторым выходам блока, второй выход четвертогс13224делителя напряжения соединен с вторым входом первого фазового компаратора, первый и второй выходы которого и первый и второй выходы второго фазового компаратора соединены с соответствую шими входами дешифратора, а третьи входы фазовых компараторов объединены и являются первым входом блока.3. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что первый 10 и второй блоки фазового уравновешивания выполнены на (И) и (И) последовательно соединенных блоках сравнения соответственно каждый, гдечисло разрядов выходного кода, первый 15 и второй входы первого блока сравнения являются соответственно вторым и третьим входами блока фазового уравновешивания, третьими выходами которого являются выходы блоков сравнения, 20 первый и второй выходы последнего блока сравнения являются соответственно первым и вторым выходами блока фазового уравновешивания, первым входом 77 8которого являются третьи входы блоков сравнения 4. Преобразователь по п.З, о т . л и ч а ю щ и й с я тем, что блок сравнения выполнен на двух делителях напряжения, фазовом компараторе,фазовращателе, элементе задержки, выходы последних двух являются соответственно первым и вторым выходами блока, вход элемента задержки соединен с первым выходом первого делителя напряжения, вход которого является вторым входом блока, а второй выход соединен с первым входом фазового компаратора, второй вход которого соединен с первым выходом второго делителя напряжения, третий вхоД является третьим входом блока, а выход является выходом блока и соединен с управляющим входом фаэовращателя, вход которого соединен с вторым выходом второго делителя напряжения, вход которого является первым входом блока.Тираж 901 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5