Устройство для управления памятью

(19)1) 4(51) С 06 Р 12/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СОИДЕТЕЛЬСТВУ. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРОо ДЕЛДМ ИЗОВ ЕТЕНИЙ И ОТНРЫТИй(56) 1. Козевич О.П. и др. Применение динамических ОЗУ в микропроцес-. сорных системах. - "Вопросы радиоэлектроники", сер. ЭВТ, 1981, вып. 2.; То же, с, 63-68, рис. 3,4 (прототип),(54)(57) 1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ . ПАМЯТЬЮ, содержащее первый и второй элементы ИЛИ, триггер, счетчик адресов регенерации, селектор строк регенерации и формирователь тактовых сигналов, причем первый вход первого элемента ИЛИ подключен к входу сброса устройства, информационный вход триггера подключен к входу синхронизации устройства, выход триггера подключен к первому входу второгоэлемента ИЛИ, группа выходов счетчика адресов регенерации подключена к первой группе информационных входов селектора строк регенерации, вторая группа информационных входов которого подключена к. группе адресных входов устройства, группа выходов селектора строк регенерации подключена к группе адресных выходов устройства, группа выходов формирователя тактовых сигналов подключена к группе вь)ходов сигналов внутренней синхронизации устройства, выход сброса по концу регенерации формирователя тактовых сигналов подключен к входу сброса триггера, вход запуска формирователя тактовых сигналов объединен с входом разрешения выдачи счетчика адресов регенерации и управляющим входом селектора строк регенерации, о т л и ч а ю щ е е с я тем, что, с целью уменьшения потребляемой мощности, в него введены делитель частоты, элемент И и компаратор причем вход разрешения делителя частоты под" ключен к выходу первого элемента ИЛИ, второй вход которого. подключен к входу блокировки готовности устройства, первый тактовый вход делителя частоты подключен к первому тактовому входу устройства, вход сброса делителя частоты подключен к входу триггера,В к входу синхронизации которого подклю-ф чен вход управления синхронизацией устройства, выход делителя частоты подключен к второму входу второго элемента ИЛИ, выход которого подключен к первому входу элемента И, выход которого подключен к входу разрешения выдачи счетчика адресов регенерации, вход разрешения выдачи компаратора подключен к выходу триггера, первая группа информационных входов компаратора подключена к группе выходов счетчика адресов регенерации, вторая группа информационных входов компаратора подключена к группе адресных входов устройства, выход компаратора подключен к второму входу . элемента И, синхровход формирователя тактовых сигналов. является такто- ,фЬ вым входом устройства.2. Устройство по н. 1, о т л ич а ю щ е е с я тем, что формирователь тактовых сигналов содержит сдвиговый регистр, преобразователь уровней напряжение, элемент И, эле 115 мент ИЛИ, элемент И-НЕ, причем вход сброса сдвигового регистра подключен к входу запуска формирователя, тактовый вх 1 од которого подключен к синхровходу регистра сдвига, выходы первого, второго, третьего и четвертого разрядов сдвигового регистра подключены к первому и второму входам элемента ИЛИ и элемента И"НЕ соответственно, выход элемента ИЛИ подключен к входу преобразователя уровней напря 1975жения и первому входу элемента И, второй вход которого подключен к выходу элемента И-НЕ и выходу сброса по концу регенерации, группы выходов сигналов внутренней синхронизации формирователя, выходы преобразователя уровней напряжения и элемента И подключены к выходам селектирования и строба адреса группы выходов сигналов внутренней синхронизации формирователя.Изобретение относится к вычислительной технике, а именно к микропроцессорным системам с динамическим ОЗУ и может быть использовано к отладочных микро-ЭВМ с шаговым ре жимом работы.Известен автономный контроллер регенерации информации динамического ОЗУ для микропроцессорных систем, содержащий таймер, арбитр селектор 10 адреса строки, счетчик адресов регенерации, формирователь "управляющих сигналов, буферы. С приближением момента обязательной регенерации таймер формирует запрос, поступающий15 на арбитр. В зависимости от занятости ОЗУ запрос удовлетворяется арбитром либо по окончании обращения процессора, либо немедленно. Для этого через селектор адреса строки разрешается 20 прохождение адреса очередной регенери" руемой строки, сформированного счетчиком, в соответствующие разряды системной шины адреса, Одновременно формирователь управляющих сигналов обеспечивает подачу к ОЗУ сигналов, необходимых для его регенерации. По окончании цикла регенерации селектор строк восстанавливает связь системной шины адреса с соответствующими 30 адресными разрядами процессора; содержимое счетчика адресов регенерацииинкрементируется Я .Недостатком автономного контроллера регенерации является необходимость приостановки микропроцессора во время регенерации информации; эта приостановка, приводящая к снижению производительности, производится подачей запрещающего потенциала на линию "Готовность микропроцессора.Наиболее близким к предложенному является неавтономный. контроллер регенерации, содержащий селектор адреса строки, счетчик адресов регенерации, формирователь управляющих сигналов, буферы 21. Активация неавтономного контроллера регенерации производится по сигналу "Синхронизация" микропроцессора,стробирующего вывод им байта.состояния в каждом машинном цикле.Поскольку в это время микропроцессор не может обращаться к ОЗУ , то регенерация очередной строки ОЗУ, производящаяся по сигналу "Синхронизация", надежно "развязана" от конфликта с обращением процессора. Таким образом, сигнал "Синхронизация" в неавтономном контроллере выполняет роль таймера и арбитра автономного контроллера регенерации, тем самым исключая необходимость приостановки микропроцессора.В неавтономном контроллере регенерации также предусмотрена резервная активация в случаях отсутствия сигнала "Синхронизация", а именно при нахождении микропроцессорами в состоянии "Ожидание" и при общем сбросе микропроцессорной системы. В этих случаях запускающими являются тактовые синхроимпульсы Ф 2 ТТЛ, безусловно генерируемые при наличии питания.Недостатками неавтономного контроллера регенерации являются избыточная частота регенерации, приводящая к излишнему расходу мощности,и невозможность реального исполь" зования.контроллера в состоянии "Ожидание" микропроцессорных систем,в том числе при шаговом режиме работы (например, в отладочных микро- ЭНИ).Шаговый режим работы микропроцес сорных систем осуществляется посредством периодической блокировки (подачей отрицательного потенциала) линии "Готовность" микропроцессора, в результате чего он переходит в режим "Ожидание", выдавая соответствующий сигнал.Наличие сигнала "Ожидание" приводит к переходу неавтономного контроллера в резервный режим циклов регенерации, производящихся в каждом такте состояния "Ожидание" с поступлением заднего Фронта системных синхроимпульсов Ф 2 ТТЛ, инверсных по отношению к системным синхроимпульсам Ф 2. Этим же фронтом синхроимпульсов Ф 2 микропроцессор опрашивает линию "Готовность" в каждом такте состояния "Ожидание" с тем, чтобы при восстановлении на нем сигнала "Готовность" возобновить работу .с началом следующего машинного такта ТЗ. Во время такта ТЗ обычно производится обмен информацией между микропроцессором и ОЗУ. Однако очередной цикл регенерации, длительность которого равна машинному такту микропроцессора, начинается в конце последнего такта состояния "Ожидание" перед тактом ТЗ и завершается только в конце такта ТЗ. Налицо возникновение конфликтной ситуации, когда обращение микропроцес. сора к ОЗУ ие может быть реализовано.Цель изобретения - уменьшение расходуемой мощности.Поставленная цель достигается тем, что в устройство для управления памятью, содержащее первый и второй элемейты ИЛИ, триггер, счетчик адресов регенерации, селектор строк регенерации и формирователь тактовых сигналов, причем первый вход первого элемента ИЛИ подключен к входу сброса устройства, информационный вход триггера подключен ,к входу синхронизации устройства, выход триггера подключен к первому входу второго элемента ИЛИ, группа выходов счетчика адресов регенерации 5 0 15 20 25 ЭО 35 40 45 50 55 подключена к первой группе информационных входов селектора строк регенерации, вторая группа информационных входов которого подключена к группе адресных входов устройства, .группавыходов селектора строк регенерации подключена к группе адресных выходов устройства, группа выходов формирователя тактовых сигналов подключена к группе выходов сигналов внутренней синхронизации устройства, выход сброса по концу регенерации формирователя тактовых сигналов подключен к входу сброса триггера, вход запуска Формирователя тактовых сигналов объединен с входом разрешения выдачи счетчика адресов регенерации и управляющим входом селектора строк регене" рации, введены делитель частоты, элемент И и компаратор, причем вход разрешения делителя частоты подключен к выходу первого элемента ИЛИ, второй вход которого подключен к входу блокировки готовности устройства, первый тактовый вход делителя частоты подключен к первому тактовому входу устройства, вход сброса делителя частоты подключен к входу триггера, к входу синхронизации которого подключен вход управления синхронизацией устройства, выход делителя частоты подключен к второму входу второго элемента ИЛИ, выход которого подключен к первому .входу элемента И, выход которого подключен к входуразрешения выдачи счетчика адресов регенерации, вход разрешения выдачи компаратора подключен к выходу триггера, первая группа информационных входов компаратора подключена к группе выходов счетчика адресов регенерации, вторая группа информационных входов компаратора подключена к группе адресных входов устройства, выход компаратора подключен к второму входу элемента И, синхровход формирователя тактовых сигналов является тактовым входом устройства.Кроме того, формирователь тактовых сигналов содержит сдвиговый регистр, преобразователь уровней напряжения, элемент И, элемент ИЛИ, элемент И-НЕ, причем вход сброса сдвигового регистра подключен к входу запуска формирователя, тактовый вход которого подключен к синхровходу регистра сдвига, выходы пеового,второго, третьего и четвертого разрядов сдвигового регистра подключенык первому и второму входам элемента ИЛИ и элемента И-НЕ соответственно, выход элемента ИЛИ подключен. к входу преобразователя уровней напряжения и первому входу элемента И,второй вход которого подключен к выкоду элемента И-НЕ и выходу сбросапо концу регенерации, группы выходовсигналов внутренней синхронизации.формирователя, выходы преобразователя уровней напряжения и элемента Иподключены к выходам селектированияи строба адреса группы выходов сигналов внутренней синхронизацииФормирователя.На Фиг. 1 приведена блок-схемаустройства для управления памяти;на Фиг. 2 - временные диаграммы,поясняющие связь сигналов регенерации (Фиг. 2 и-к) с временными соотношениями микропроцессорной системы(Фиг, 2 а-д); на фиг,. 3 - блок-схемаФормирователя тактовых сигналови временная диаграмма его работы.Устройство (Фиг. 1) содержитэлемент ИЛИ 1, делитель 2 частоты,триггер 3, устанавливаемый Фронтом,элемент ИЛИ 4, счетчик 5 адресоврегистрации, селектор б строк регистрации, Формировательтактовых сигналов 7 (для ОЗУ на основе микросхемК 505 РУ 1), элемент И 8 и компаратор 9.Формирователь тактовых сигналов(фиг, За) состоит из сдвигового регистра 10, элементов ИЛИ 11, И-НЕ 12,И 13 и преобразователя 14 уровнейнапряжения,На устройство поступают сигналыот микропроцессорной системы на основе микропроцессора К 58 ОК 80. Устройство предназначено для обеспечения регенерации информации в обычном (автоматическом) режиме микро"процессорных систем, а также в состояних "Сброс системы" и "Ожидание".Частным случаем состояния "Ожидание".является шаговый режим работымикропроцессорных систем.Устройство работает следующимобразом.В автоматической режиме циклырегенерации могут запускаться с поступлением на второй вход триггера 3Всигнала "Синхронизация" от микропроцессора. Установка триггера 3,приводящая к началу цикла регенера 5 10 15 20 25 30 35 40 45 50 55 цни, происходит не в каждом машинном цикле, а только в первом цикле каждой команды, благодаря связи входа синхронизации триггера 3 с битом состояния "М 1", указывающим на нахождение микропроцессора в первом машинном цикле. Вследствие установки триггера 3 через элементы ИЛИ 4 и И 8 селектор 6 переключается и разрешает прохождение к ОЗУ адреса очередной регенерируемой строки с выходов счетчика 5, Одновременно запускается Формирователь 7 тактовых сигналов, необходимых для работы ОЗУ в режиме регенерации. В конце цикла на выходе формирователя 7 тактовых сигналов появляется сигнал, сбрасывающий триггер 3, что в свою очередь вызывает обратное переключение селектора 6 и инкрементирование адреса на выходах счетчика 5.Поскольку информация тех строк ОЗУ, к которым обращается микропроцессор, автоматически регенерируется, то это обстоятельство используется для запрещения циклов регенерации в тех случаях, когда должна была быть произведена регенерация той строки ОЗУ, к которой готовится обратиться микропроцессор. Как известно, адрес ячейки ОЗУ, к которой обращается микропроцессор в первом машинном цикле - цикле выборки команды - выдается на адресную магистраль одновременно с выдачей слова состояния на магистраль данных (Фиг.2, г,д). В предлагаемом устройстве в начале первого машинного цикла происходит сравнение младших шести разрядов адреса, выдаваемого микропроцессором, с шестиразрядным адресом очередной регенерируемой строки. Соответствующие временные.соотношения для случая совпадения адресов приведены на фиг. 2; и-л.При совпадении адресов строк обращения и регенерации на выходе компаратора 9 появляется отрциательный потенциал, поступающий на первый вход элемента И 8. Этот потенциал блокирует прохождение положительного запускающего потенциала триггера 3 (фиг. 2,и) через элементы ИЛИ 4 и И 8 к счетчику 5, селектору 6 и Формирователю 7 тактовых сигналов. Сопоставив задержку распространения сигналов компаратора 9 и элементов ИЛИ 4 и И 8, можно сказать, что блокировка запускающего потенциаланесколько запаздывает, вследствиечего на выходе элемента И 8 появляется узкий импульс (фиг, 2, л) вместо полноценного широкого сигнала,образующегося при отсутствии совпадения адресов.Появление на выходе элемента И 8узкого импульса не достаточно длявыполнения селектором 6 и формирова 1телем 7 своих функций во время цикла регенерации, поскольку для этоготребуется наличие на выходе элемента И 8 нормального широкого сигнала.Поэтому готовившийся цикл регенерации не будет осуществлен,По окончании заднего фронта импульса на выходе элемента И 8 происходит инкрементирование значениясчетчика 5, поэтому адресация строкОЗУ для регенерации не будет нарущена, и в следующем цикле регенерации будет регенерирована (при отсутствии совпадения адресов) следующая строка. Как известно, для регенерации ОЗУ на основе микросхемК 565 РУ 1 достаточна подача на эти микросхемы 12-вольтного сигнала разрешения СЕ, При последовательном обращении к всем 64 строкам матрицымикросхемы формирователь 7 тактовых 30сигналов (фиг. 1) вырабатывает сигнал разрешения и сигнал строба адреса, посредством которого обеспечиваются необходимые временные соотношения сигнала разрешения н адресарегенерируемой строки, поступающегок ОЗУ с выхода селектора 6 (фиг. 1).С началом цикла регенерации на первый вход (последовательного вводаинформации) регистра 10 поступает 40сигнал логической "1" (с выхода элемента И 8, фиг. 1). На второй вход(синхро) регистра 10 поступают синхроимпульсы частотой 20 МГц (фиг,Зб);Под воздействием этих синхроимпульсов выходы регистра 10 начнут последовательно переключаться в состояниелогической "1" (фиг. Зб). На выходеэлемента И-НЕ 12 образуется отрицательный сигнал сброса, подаваемый Ына третий вход триггера 3 (и делителя 2, фиг. 1). Вследствие сбросатриггера 3 на первый вход регистра 10(фиг. За) начнет поступать сигналлогического."0" (с выхода элемента И 8,фиг.1) ивыходы регистра 1 начнут последовательнопереключаться вэто логическое состояние (фиг.Зб). Выходной сигнал элемента ИЛИ 11, проходя через преобразователь 14, превращается в 12-вольтовый сигнал разрешения СЕВыходной сигнал элемента И 13 используется для временного стробирования адреса регенерируемой строки, поступающего к ОЗУ с выходов селектора 6 (фиг. 1).Запрет специальных циклов регенерации при совпадении адресов обращения и регенерации приводит к дополнительной экономии потребляемой мощности. Однако основная экономия, обеспечиваемая предлагаемым устройством в автоматическом режиме, достигается благодаря осуществлению циклов регенерации ие в каждом машинном цикле, как в известном устройстве, а только в первом машинном цикле каждой команды. Каждая команда микропроцессора К 580 К 80 может содержать от одного до пяти циклов. Конкретная частота регенерации предлагаемого устройства определяется тем, какие команды входят в данную программу. В среднем по сравнению с автоматическим режимом известного устройства частота регенерации снижена примерно в 3 раза.Современные динамические ОЗУ регенерируются за 64, 128 или 256 циклов регенерации. ОЗУ, требующие для полной регенерации 64 цикла, регенерировалась известным устройством за 0,12-0,15 Мс при допустимом периоде регенерации 2 мс. Предлагаемое устройство в автоматическом режиме. работы микропроцессорных систем производит 64 цикла регенерации (при П=б) за 0,40-0,45 мс, 128 циклов (при П=7) за 0,8-0,9 мс, 256 циклов (при П=8) за 1,6-1,8 ме, что, обеспечивает существенное снижение потребляемой мощности. Рассмотрим работу предлагаемого устройства для управления памятью "Сброс системы" и "Ожидание".При наличии одного из сигналов "Сброс системы" или "Блокировка готовности" (инверсии сигнала Готовность" ) с поступлением заднего фронта сигнала Ф 2 ТТЛ, запускается делитель 2 частоты, Через временной интервал, определяемый коэффициентом деления частоты, на выходе делителя 2 появляется сигнал, запускающий цикл регенерации аналогич 9 11 но тому, как это происходит в автома тнческом режиме работы.На фиг. 2, пунктиром показаны временные интервалы, в течение которых возможны циклы регенерации при работе предлагаемого устройства в состоянии "Ожидание" (сплошной линией .на фиг, 2 м показан временной интервал, в течение которого производится цикл регенерации в автоматическом режиме). Вследствие стробирования запуска делителя 2 системным сигналом "Блокировка готовности" исключается возможность начала цикла регенерации в конце последнего цикла ожидания перед возобновлением выполнения микропроцессором данной команды, как это было в прототипе фиг. 2, И ). Та 51975 10кнм образом, возможная конфликтная ситуация исключается, в связи с чем предлагаемое устройство можно использовать в состоянии "Ожидания" микропроцессорных систем, в том числе в отладочных устройствах с шаговым режимом работы. Введение делителя частоты вместо триггера в известном устройстве позволяет в состояниях "Сброс системы" и "Ожидание" производить цикл регене, рации с периодом, близким к допустимому, отказавшись от использования тактовой частоты микропроцессорных систем в качестве частоты регенерации, что приводит к большому излишнему потреблению мощности в этих состояних в известных устройствах.1151975 Фиг. 2 Синлрониуа иихф Зи регистра Ви 2 егистра За/ск цика йаЗугисща Мьюегистра ( Вил менеююа 2 дм тнента д Выл цемента Составитель С.Курошактор А.Шандор Техред З,Палий Кор ор И.Муска аказ 2325/38 ВНИлиал ППП "Патент", г.ужгород, ул.Проектная, 41 д Фгсинлроь ниюаииу ъ 4 6" Яд д Р 7" ЯООтодЕ ность ю днщЪнм 3 Ф 2 ПЯ Тираж 71 ИПИ Государств по делам иэ 035, Москва, Ж, Подписное нного комитета СССР бретений и открытий Раушская наб., д. 4/5