Устройство для приема информации

ОЮЭ СОВЕТСКИХ ОЦИАЛИСТИЧЕСН РЕСПУБЛИН 19) 01) 5(511 С 08 С 19/28 а ГОСУДАРСТВЕННЫЙ КОМИТЕТ СС ПО ДЕЛ М ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) 1. Патент США Иф 3346844, . кл. 340-1462, 1967.2. Авторское свидетельство СССР В 858104, кл. С 1 С 15/00, 1979 (прототип).(54) (57) УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ, содержащее блок синхронизации, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам первого, второго и третьего накопителей, информационные входы второго и третьего накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с первым входом элемента И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порогового элемента, отличающееся тем, что, с целью повышения быстродействия, в устройство введены блок постоянной памяти, сумматор, первый и второй регистры, триггер, дополнительные элементы И и элементы сравнения, коммутатор , первый вход которого является первым входом устройства, второй выход блока синхронизации подключен к сиихронизирующему входу первого регистра и к первому входу триг= гера, второи вход триггера подключенк первому выходу первого регистра,выход триггера подключен к второмувходу. коммутатора; третий выход блоксинхронизации соединен с третьим входом коммутатора, выходы первого регистра, кроме первого выхода,соединены с информационными входами первогонакопителя и .с первыми входами элементов сравнения, кроме последчего,вторые входы элементов сравнения подключены к выходам второго накопителявыход коммутатора соединен с первымвходом последнего элемента сравненияи с последним входом первого накопителя, выходы третьего накопителя,кроме первого, подключены к первымвходам дополнительных элементов И,выходы дополнительных элементовсравнения подключены к вторымвходам дополнительных элементовИ, соответствующие вьиоды которьи подключены к входам блокапостоянной памяти, выходы которого соединены с первой группойвходов сумматора, выходы которогоподключены к входам второго регистравыходы которого подключены к второйгруппе входов сумматора и к второйгруппе входов второго пороговогоэлемента, вторые, третьи и четвертыевходы блокаб.инхронизации являютсявторым, третьим и четвертым входамиустройства, четвертый выход блокасинхронизации подключен к второмувходу второго регистра, пятый выход соединен с управляющим входом второго порогового элемента, выход которогоявляется выходом устройства,1 1088051Изобретение относится к связи рых, ввод эталона и и может использоваться в устройствах прерывания анализа обработки дискретных сообщений для Целью изобретени обнаружения комбинации двоичных сиг- ние быстродействия ;налов известного вида при неизвест приема информации, ном моменте ее прихода, Поставленная цельИзвестно устройство для приема что в устройство для информации, содержащее регистр сдви- ции, содержащее блок га входного сигнала, прямой выход содержащее блок свих кажцого разряда которого соединен с о вый вход которого яв первым входом одного из элементов входом устройства, п И, выходы которых соединены с соот- синхронизации подклю ветствующими шннамн считывания за" входу счетчика адрес поминающего устройства на магнитных го подключены к адре сердечниках, в которое постоянно вого, второго и трет 3 Изащити эталоны, а вторые входы информационные входы объединены между сооой и на них по- его накопителя являю даны импульсы считывания, причем ными входами устройс выходы запоминающего устройства третьего накопителя подключены к пороговым устройст-, входом элемента И, в вам Г 11 а рого подключен к выхНедостатком этого устройства яв- нения, выходы первог ляется его сложность и низкая надеж- элемента соединены с ность при большом ( десятки, сотни 1 с первой группой вхо числе разрядов комбинации. гового элемента в е 25 Наиболее близким к изобретению техническим решением является устройство для приема информации, содержащее блок синхронизации (генератор импульсов и формирователь, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам пер вого, второго и третьего накопителей, инФормационные входы второго и треть, его накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с 40 первым входом элемента И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порого вого элемента, элементы ИЛИ, первый и второй элементы задержки, первый и второй дешнфраторы блок записиэталонных импульсов 12 3. 50Недостатком данного устройства является его низкое быстродействие. Этот недостаток определяется, во-пер. вых, тем, что в каждом тактовом интервале осуществляется последователь"55 ное бит за битом ) сравнение выборочной комбинации с эталоном и суммирование результатов сравнения. Во-втомаски требуеткомбинаций.я является повышеустройства длядостигается тем,приема информасинхронизации;ронизации,пер-,ляется тактовымервый выход блокачен к первомуа выходы которосным входам перьего накопителей,второго и третьтся информационтва, первый выход .соединен, с первымторой вхоц котооду элемента сраво пороговогооответственнодов второго поров дены блок постоянной памятисумматор, первый и второй регистры, триггер, дополнительныеэлементы И и элементы сравнения, коммутатор, первый вход которого является первым входом устройства, второйвыход блока синхронизации подключенк синхронизирующему входу первогорегистра и к первому входу триггера,второй вход триггера подключен к первому входу первоГо регистра, выходтриггера подключен к второму входукоммутатора, третий выход блока синхронизации соединен с третьим входомкоммутатора, выходы первого регистра,кроме первого выхода соединены с информационными входами первого накопи-.теля и с первыми входами элементовсравнения, кроме последнего, вторыевходы элементов сравнения подключенык. выходам второго накопителя, выходкоммутатора соединен с первым входомпоследнего элемента сравнения и споследним входом первого накопителявыходы третьего накопителя, кромепервого, подключены к первым входамдополнительных элементов И, выходыдополнительных элементов сравненияподключены к вторым входам дополнительных элементов.И, соответствующиевыходы которых подключены к входамблока постоянной памяти, выходы которого соединены с первой группойвходов сумматора, выходы которогоподключены к входам второго регистра.51 4 3 1 Д 880 выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блока синхронизации являются вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра, пятый выход соединен с управляющим входом второ го порогового элемента, выход которого является выходом устройства.На фиг.1 приведена функциональная схема устройства; на фиг.2 - диаграмма входных двоичных сигналов и тактовых импульсов; на фиг.З - пример содержимого ячеек памяти первого накопителя; на фиг.4 - диаграммы управляющих сигналов.Устройство для приема инФормации 2 р содержит три накопителя 1-3, содержащих каждый в , ш-разрядных ячеекйпамяти, счетчик 4 адреса, первый регистр 5, триггер 6, коммутатор 7, элементы сравнения 8 , , элементы 2 И 9, , блок 10 постоянной памяти,1 В фсумматор 11, второй регистр 12, второй поррговой элемент 13, первый. пороговый элемент 14, элементы И 15-18, блок 19 синхронизации. На О фиг,1 также .показаны вход 20 принимаемого сигнала, вход 21 тактовых импульсов, вход 22 синхроимпульсов, вход 23 команды ввода эталона, вход 24 команды ввода маски, входы 25 кода эталона, входы 26 кода маски, выход 27 синхросигналов ввода эталона, выход 28 синхросигналов ввода маски, выход 29 обнаружителя, выходы 30-36 блока синхронизации 19, выходы 4 О 37 , первого накопителя 1, выходы 38 ш-разрядного регистра 5, выходы 391второго накопителя 2, выходы 401 третьего накопителя 3.Устройство Работает следукицим образом.Принимаемые двоичные сигналы в виде последовательности элементарных посылок "0",."1" (Фиг,2) поступают по входу 20 на первый вход коммутато ра .7 (фиг,1). На вход 21 поступают синхронизированные с двоичными сигиа лами тактовые импульсы (фиг.2). Очередной тактовый импульс, поступивший на вход 21, устанавлива ет в ноль счетчик 4 адреса, второй .ре. гистр 12 и запускает блок 19 синхрони-. зации, который в ответ на тактовый импульс вырабатывает в тактовом интервале (интервале между .соседнимитактовыми импульсами,фиг,4) следующие управляющие сигналы на выходе30 - первую пачку .иэ ср - импульсов14(фиг,4), на выходе 31 - вторую пачку из с, импульсов (фиг.4), задержанную относительно первой пачки, навыходе 32 - импульс ввода принимаемого двоичного сигнала (фиг.4), навыходе 33 - третью пачку из с импульсов (фиг.4), задержанную относительновторой пачки, на выходе 34 - четвертую пачку из с 1, импульсов (фиг.4),задержанную относительно третьейпачки, на выходе 35, 36 - синхрони-зированную команду ввода эталона имаски соответственно (на фиг.4 не показаны).Первый накопитель 1 содержит выборочную Я-разрядную комбинацию, образованную двоичными сигналами, принятыми в данном и в Япредыдущихтактовых интервалах, Эта комбинацияупакована в накопителе .1 1,в -разрядными словами, нумерация которых начинается от данного тактового интервала и совпадает с номером ячейки памяти накопителя, а в словах меньшимразрядам соответствуют более "старые"двоичные сигналы. На фиг.3 показаносодержимое накопителя 1 в моменты) к, ей+1 в случае 16-разряднойвыборочной комбинации, упакованнойчетырьмя 4-разрядными словами (наФиг.З через 8(х) обозначен двоичныйсигнал в момент й).Накопители 2 и 3 содержат соответственно эталон и маску, упакованные аналогичным образом, Эталон является искомой комбинацией, а маскауказывает на информационные позицииэталона (на информационных позицияхбиты маски равны "1", иа неинформационнь 1 х - "0"),Импульсы первой пачки (Фиг.4) свыхода 30 блока синхронизации 19 поступают на суммирующий вход счетчикаадреса 4, последовательно увеличиваяего содержимое на единицу. Выходнойкод счетчика 4 воздействует на адрес-ные входы накопителей 1-3, считываясодержимое последовательно выбираемыхячеек памяти на выходы 37 накопителя 1, выходы 39 накопителя 2, выходы40 накопителя 3. Следующий затемимпульс второй пачки (фиг.4)".с выхода31 блока 19 синхронизации поступает1088051 3на тактовый вход регистра 5, триггера6 и записывает в регистр 5 слово выборочной комбинации, а триггер 6 - содержимое первого разряда регистра 5,записанное в него из первого разряда 5предыдущей ячейки накопителя 1,При чтении первой ячейки накопителя 1, т.е. при чтении первого словавыборочной комбинации, на управляющемвходе коммутатора 7 с выхода 32 блока 1019 синхронизации действует импульсввода .(фиг.4), который пропускаетпринимаемый двоичный сигнал с входа20 на выход коммутатора 7 в течениевремени, пока не закончится обработка первого слова выборочной комбинации. При обработке последующих словиа выход коммутатора 7 пропускаетсясодержимое триггера 6. Так как выходы первого регистра 5 подключены. 20с перекосом к входам схем 8 сравнения и к информационным входам накопи"теля 1 выход 38 1 = 2, 3, , фа , подключей к входу элементасравнения 8и к (д)"му ийформационному входу накопителя 1, а выходкоммутатора 7 подключенк входусхемы сравнения 8, и к щ-му информационному входу накопителя 1, тоэтим обеспечивается сдвиг слова вы- Зоборочной комбинации на один бит внаправлении к новому двоичному сигналу,Каждое слово выборочной клмбинации поразрядно сравнивается с соответ- . 35 ствующим оловом эталона элементами 8 сравнения, каждая из которых формирует сигнал логической "1" при совпадении и логического "0" при несовпадении сравниваемых битов. Результаты сравнения через элементы И 9 поступают на адресные входы блока О постоянной памяти, выходной двоичный код которого показывает сколько единиц содержится в коде на адресных 45 входах блока 10 постоянной памяти. Элементы И 9 , блокируются в случае если на соответствующем выходе 401,накопителя 3 присутствуетИ 11бит 0 . Поэтому двоичный код на вы ходе блока 10 постоянной памяти показывает число информационных позиций, на которых слово выборочной комбинации совпадает со словом эталона. Сумматор 11 суммирует двоичные числа 55 с выходов блока 10 постоянной памяти и второго регистра 12. По окончании операции суммирования импульс третьей пачки (фиг.4) с выхода 33 блока 19 синхронизации действует на тактовый вход регистра 12 и записывает в него содержимое сумматор 11. Следующий затем импульс четвер-, той пачки (фиг,4) с выхода 34 блока 19 синхронизации поступает на управляющий вход "Запись/чтение" накопи" телян записывает в него обработанное слово выборочной комбинации.После аналогичной обработки ч, слов выборочной комбинации второй регистр 12 будет содержать число, равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не мень- . ше порогового числа в первом пороговом элементе 14, то импульс четвертой пачки (фиг.4) с выхода 34 блока 19 синхронизации, поступающий на стробирующий вход второго порогового элемента 13, считывает на выход 29 решение об обнаружении комбинации. С окончанием последнего импульса четвертой пачки накопитель 1 будет содержать выборочную комбинацию, сдвинутую на один бит в направлении к новому сигналу (фнг.3).Аналогичным образом осуществляется анализ выборочных комбинаций в последующих тактовых интервалах.Для ввода эталона на вход 23 поступает команда ввода эталона, Блок 19 синхронизирует ее по тактовому интервалу и выдает на выходе 35 логиИ Ическую 1 в течение тактовго интервала. При этом импульсы первой пачки с выхода 30 блока синхронизации 19 проходят через элемент И 5 на выход 27 в качестве синхроимпульсов ввода эталона, а импульсы четвертой пачки с выхода 34 блока 19 синхронизации проходят через элемент И 16 на управ" ляющий вход "Запись/чтение" накопителя 2, записывая в него слова эталона с входов 25 одновременно с записью слов выборочной комбинации в нако" питель . Аналогичным образом используются элементы И 17 и 18 для ввода маски в накопитель 3 прн поступлении на вход 24 команды ввода , маски.1Повышение быстродействия предложенного устройства достигается параллельной обработкой И-разрядных слов выборочной комбинации элементами сравнения, элементами И, блоком постоянной, памяти. При этом7108 в тактовом интервале требуется с шагов,на каждом из которых осуществляется сравнение, маскирование и подсчет количества единиц, в то время как в известном устройстве требуется ес таких шагов. Ксли нанопители являются наиболее медленно действующими элементами в устройстве, то 8051 8предложенное устройство выйгрывает в быстродействии по сравнению с прототипом примерно в ф раз, так как накопитель в предложенном устройстве на каждом шаге осуществляет цикл считывания и цикл записи, а в прототипе - только цикл считывания.