Цифровой фазовый детектор

(19) (11) А 1) Н 03 О 13/00 ЕНИ л. 331-16 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОПИСАНИЕ ИЗ ВТОРСНОМУ СВИДЕТЕЛЬСТВ(54) (57) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащий запоминаниций регистр, цифра ана. логовнй преобразователь и фильтр нижних .частот, соединенные последовательно первый триггер, первый блок ключей, сумматор, элемент ИЛИ, первый и второй элементй задерж. .ки и делитель частоты с дробным переменным коэффициентом деления, состоящий из блока управления, делителя частоты и накопительно. ,го регистра, с информационным входам кото.рого соединен выход для дробной части коэффи. циента деления блока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента деления на единицу блока управления, с входами кото; рого соединены входныеклеммы отношения частот импульсных последовательностей, а пы ход для целочисленной части коэффициента деления блока управления соединен с перымвходом делителя частоты, второй вход кото рого соединен с ходкой клеммой первой импульсной последовательности, причем перый. вход элемента ИЛИ соединен с входной клеммой второй. импульсной последовательности, а выход первого триггера соединен с первым входом блока ключей, о т л и ч а ю щ и й - , с я тем, что, с целью уменьшения уровня помех дробности, в него введены последова. тельно соединенные элемент НЕ, второй триггер, элемент И, третий триггер и второй блок ключей, причем второй вход перврго блока ключей соединен с первой вхрдной клем. мой отношения частот, а его выход - с первым входом сумматора, второй вход кото. рого соединен с выходом второго блока ключей, первый вход которого соединен с выхо. дом накопительного регистра, тактовый вход которого соединен с входной клеммой второй с: импульсной последовательности, а второйе вход второго блока ключей соединен с входом элемента НЕ и первым входом первого тригге. ра, второй вход которого соединен с входной С клеммой второй последовательности, выход делителя частоты соединен со свободным вхо.- Р дом второго триггера, вход первого элемента задержки соединен с входной клеммой первойпоследовательности, а выход - с вторым вхо, дом элемента И, а вход второго элемента задержкисоединен с выходом элемента ИЛИ, а , выход - с тактовым входом запоминающегорегистра, второй вход элемента ИЛИ соединен с выходом элемента И, информационный вход. запоминающего регистра соединен с вы. ходом сумматора.1 1064421 2Изобретение относится к радиотехнике, а держки. Выходы второго и третьего элементов именно к технике цифрового фазового детекти- задержки соединены с входами триггера, вь 1- рования на неравных частотахи может быть ход которого соединен с управляющим входом использовано для детектирования аудиосигналов блока ключей, а. выход элемента ИЛИ соеднс угловой модуляцией, для получения сигналов 5 нен с тактирующим входом запоминающего рассогласования в системах АПЧ, для формиро. регистра.вания сетки стабильных частот в приемонере- Работа известного устройства основана на дающей и измерительной аппаратуре и в ряде. делении большей нз сравниваемых частот в других случаев, дробное число раэ й = А/В, где А и В - целыеИзвестно устройство цифрового фазового де. Ю числа, пропорциональные соответствующим тектирования, содержащее фазовый детектор, частотам Ф и 1 в соответственно импульсных сумматор и делитель, в котором частоты ири. последовательностей 8 ц(т) и 3 в (т), путем водят к равенству путем деления большей из изменения целочисленного коэффициента де. них в дробное число й раз, получаемое за счет ления, Для этого импульсную последовательность чередования целочисленных коэффициентов, 15 бд(т),.полученную в результате уменьшения например, й, и й,+ 1, Появляющаяся в ре- частоты Ф. в й раз, преобразовывают в цифзультате фазового детектирования помеха дроб. -ровой код а (т), возрастающий с кажщим им. ности компенсируется за счет противофаэного пульсом на величину а, равную числителю дросуммирования сигнала фазового рвссогласова- би а/В, составляющей дробную часть козффиния с преобразованным в аналоговую форму 20 циента й, пока а(т) не достигнет значения А, процессом накопления дробной части коэффи; равного или большего В, после чего коэффицициента деления й 11., ент деления изменяют на единицу на время одОднако из-за ограниченных воэможностей ного цикла деления, а код уменьшают на вели. аналоговой компенсации по точности схема чину В и дальнейшее его изменение происходит практически не применима для получения тре- р начиная с разности А - В, Одновременно с этим буемых соотношений сигнал/помеха более . формируют код а,(т) суммированием а (т) и 40 дБ,А, получают сигнал фазового рассогласованияНаиболее близким к предлагаемому является 9 (т) в цифровом виде, поочередно запоминая устройство с цифровой компенсацией помех .мгновенные значения кодов а(т) и а, (т) в модробности, содержащее делитель частоты с дробо менты появления импульсов цоследовательнос. ным переменным коэффициентом делениятей 8 д (т) и 8 б (т) таким образом, что оче- (ДПКД), сумматор, блок ключей, запоминайлций. редкое значение. а(т) существует с момента регистр, цифро.аналоговый преобразовательпоявления. очередного импульса последователь- (ЦАП), фильтр нижних частот (ФНЧ), триггер, постно, (т) до момента появления очередного элемент ИЛИ и три элемента задержки 23,импульса последовательности 3(т), а а, (т) -Входы блока управления соединены.с входны- на остальных интервалах времени, Затем код5мн клеммами отношения частот, а выходы бло. 9 (т) цреобразовывают в аналоговую форму .ка управления соединены с входом делителя час. и усредняют результат преобразования, тоты и накопительного регистра, выход перено. Блок управления вырабатывает коды й, са которого соединен с управляющим входом (с воэможностью изменения на единицу) и а, блока управления, а кодовый выход - с вхо. поступающие соответственно иа управляющий40дом сумматора и блока ключей, Первый вход вход делителя и на информационный вход пако. сумматора соединен с первой входной клеммой пительного регистра. ДПКД служит для получеотношения частот, а выход сумматора соединен ния импульсной последовательности 5(т) и с вторым входом блока ключей. Выход блокапеременного кода а (т); Суммирование кодов ключей соединен с информационным входом а,(т) и А осуществляется сумматором, Получена запоминающего регистра, а выход последнего нйй таким образом код а (т) совместно с ко. соединен с входом цифро-анаголового преобразо- дом а (т) поступает на блок ключей управляювателя, Прн этом выход ЦАП соединен с вхо- щий вход которого подключен к выходу ЙЬ дом ФНЧ, Вход делителя частоты соединен с триггера. Триггер управляет ключами таким обравходной клеммой первой импульсной последо- эО зом, что код а О (т) передается на запоминающий вательности, а выход делителя соединен с так- регистр после прихода очередного импульса тирующим входом накопительного регистра 3 Е(т), а код а(т) - после прихода очередного через первый элемент задержки. Вход первого . импульса 88 (т), Так формируется код А (т) элемента задержки соединен с входом второго на информационном входе запоминающего реэлсмента задержки и первым, входом элемента Ы гистра.ИЛИ. Второй вход элемента ИЛИ соединен с Для полученйя кода ф (т ) мгновенные значе. вхолной клеммой второй импульсной последо. ния кода А(т ) записываются в запоминающем вательности н с входом третьего элемента эа- регистре с помощью суммы последовательностей3 10644Ь (т) и 6 (т), выделяемой на выходе элеА Ьмента ИЛИ и подаваемой на тактовый входрегистра.Элементы задержек введены для устранениянеопределенностей при записи мгновенных зна.чений кода А(т ) в регистр, Времена эадер.жек выбираются такими, чтобы момент записив регистр не попадал в интервал переходныхпроцессов на его информационном входе.С приходом на тактовый вход регистра. им пульса последовательности о 8 (т ) записывает.ся значение кода ад(т ), которое сохраняется до прихода импульса Ь (т), послечего записывается значение кода а (т ), ит, д. Полученный таким образом переменныйкод( т ) поступает на ЦАП, где преобразо.вывается в аналоговую форму. Фильтр нижнихчастот вьщеляет постоянную составляющую(ф, являющуюся результатом детектирования. Ее величина линейнозависит от эквивалентной разности фаз исходных импульсныхпоследовательностей 5(т ) и Ь В (т ),Возможности ЦАП при этом используютсяне полностью, что объясняется следующимипричинами, . 25Результируииций код иа выходе эапомина.ющего регистра может быть представлен ввиде суммы фазового и компенсирующегокодов, т. е. ф (т ) = ф(т ) + ф(т )Без учета сдвига по времени фазовый код(т ) представляет собой результат перемно.6 Фжения числа А с функцией переключений0(т) ВВ-триггера, а компенсирующий-ф (т)= аь (т). Максимальные значения этих кодовсоответственно равны А и В, т. е. отличаютсяв 1 ч раз. Очевидно, что точность компенсациипомех на выходе ЦАП будет тем выше, чембольшую долю составляет (т) в общемпроцессе ф(т), поскольку при этом уменьша.ется доля погрешности, вносимая преобразователем. В общем случае коэффициент й имеет .;широкий диапазон значений и обычно на практике 1 ч Ъ 1, так что недоиспользование ампли ,тудно-кодовой характеристики ЦАП для ком-гпенсации помех дробности оказывается весьма .существенным.Таким образом, иедосгансом известного уст.ройства является достаточно высокий уровеньпомех дробности.Цель .изобретения - уменьшение уровня 50помех дробности,Поставленная- цель достигается тем что вцифровой .фазовый детектор, содержащий за.цоминающий регистр, цифро-аналоговый преобразователь и фильтр нижних частот, соединен. 55ные последовательно первый триггер, первыйблок ключей, сумматор, элемент ИЛИ, первыйи второй элементы задержки и делитель часто 21 4ты с дробным переменным коэффициентом деления, состоящий из блока управления, делителя частоты и накопительного регистра,с информационным входом которого соединенвыход для дробной части коэффициента деленияблока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента делейия на единицу блокауправления, с входами которого соединены :входные клеммы отношения частот импульсныхпоследовательностей, а выход для целочисленной части коэффициента деления блока управления соединен с первым входом делителячастоты, второй вход которого соединен свходной клеммой первой импульсной последовательности, причем первый вход элементаИЛИ соединен с входной клеммой второй импульсной последовательности, а выход первоготриггера соединен с первым входом первогоблока ключей, введены последовательно соеди.ненные элемент НЕ, второй триггер, элементИ, третий триггер и второй блок ключей,причем второй вход первого блока ключей.соединен с первой входной клеммой отношения частот, а его выход - с первым входомсумматора, второй вход которого соединенс выходом второго блока ключей, первыйвход которого соединен с выходом накопи.тельного регистра, тактовый вход которогосоединен с, входной клеммой второй импульс.ной последовательности, а второй вход второго блока ключей соединен с входом элемента НЕ и первым входом первого триггера,второй вход которого соединен с входнойклеммой второй последовательности, выходделителя частоты соединен со свободным входом второго триггера, вход первого элемента задержки соединен с входной клеммой первойпоследовательности, а выход - с вторым вхо-. дом элемента И, а вход второго элемента задержки соединен с выходом элемента ИЛИ, а выход - с тактовым входом запоминающего регистра, второй вход. элемента ИЛИ соединен с выходом элемента И, информационный вход запоминающего регистра соединен с выходом сумматора.На фиг. 1 приведена структурная схема фазового детектора; на фнг. 2 - временные диаграммы работы.Устройство содержит делитель 1 частоты с дробным переменным коэффициентом деления, блок 2 управления, делитель 3 частоты, накопи. тельный регистр 4, первый триггер 5, первый блок 6 ключей, второй блок 7 ключей, первый элемент 8 задержки, второй триггер 9, эле. мент И 10, третий триггер 11, сумматор 12,; эапоминаюгций регистр 13, элемент ИЛИ 14, второй элемент 15 задержки, цнфро-аналоговый преобразователь (ЦАП) 16, фильтр 17 нижнихчастот, элемент НВ 18, измерительный блок 19, входы блока 2 управления соединены с входны.ми клеммами отношения частот, причем перваяфвходная клемма отношения частот соединена также с входом первого блока 6 ключей, вход. 5 ная клемма первой импульсной последователь.ности соединена с делителем 3 частоты и с первым элементом 8 задержки, управляющийвход делителя 3 частоты соединен с первым выходом блока 2 управления, а его выход -.10с первым входом триггера 9, вход накопитель.ного регистра 4 соединен с вторым выходом блока 2 управления, а тактовый вход регистра 4 соединен с входной клеммой второй им.пульсной последовательности и с входами пер ного триггера 5 и элемента ИЛИ 14, выход переполнения накопительного регистра 4 сое динен с вторым входом блока 2 управления, выход триггера 5 соединен с управляющим входом блока 6 ключей, выход которого сое динен с первым входом сумматора 12. Второй вход сумматора 12 соединен с выходом блока ключей 7, информационный вход которого соединен с выходом накопительного регистра 4. Управляющий вход блока ключей 7 25 соединен с выходом триггера 11, входомэлемента НЕ 18 и другим входом триггера 5.Выход элемента НЕ 18 соединен с вторым входом триггера 9, выход которого соединен с первым входом элемента И 10, второй вход 10 элемента И 10 соединен с выходом элемента 8 задержки. Выход элемента 10 соединенс входом триггера 11 и вторым входомэлемента ИЛИ 14. Выход сумматора 12 соеди нен с входом запоминающего регистра 13, так:тирующий вход которого соединен через элемснт 15 задержки с выходом элемента ИЛИ14, Выход запоминающего регистра 13 черезпифро-аналоговый преобразователь 16 соединенс фильтром 17 нижних частот. Делитель 1 час 40тоты с дробным переменным коэффициентомделения служит для получения импульснойпоследовательности 8 (т) и переменного кодаа (т), Как и в прототипе, он состоит из блокаЬ2 управления, делителя 3 частоты и накопитель ного регистра 4. Сравнение фаз импульсных последовательностей 8 в (т) и 8 (т), преобра- зованных в функцию Ох(т), осуществляетсяс помощью первого триггера 5 и первого бло.ка 6 ключей. Под действием импульсов на50 входах триггера 5 он формирует функцию переключений О Р(т), представляющую собой чередование логйческих уровней "0" и "1" на каждом такте последовательностн 8 б (т) и управляющую первьм блоком 6 ключей. На , второй вход блока 6 поступает код В, и на выходе блока образуется переменный код Ь (т) В О (т ) -импульсы с амплитудой9 В и длитенностью, пропорциональной разности фаз последовательностей Зд (т) и 8 (т). Среднее значение кода Ь (т) как функция разности фаз и есть статическая характеристика детектирования, представленная в цифровом виде.Для компенсации помехи дробности, выража.ющейся в модуляции импульсов Ь,рф) по скважности, формируют компенсирующий код И(т), Сигнал а (т) с выхода регистра 4 поступает на кодовый вход второго блока 7 ключей. При наличии логического уровня "Г на управляющем входе блока 7, на его выход передается код а(т), т, е. Ь(т)а (т) Сф) Длительность управляющих ийульсов О(т), а следовательно, и длительнесть импульсов Ьх(т) равны периоду импульсной последовательности , (т), Амплитуда импульсов Ь(т) переменна и равна соответствующим значениям а(т). Импульсы О (т) получают с помощью схемы, включающей в себя первый элемент 8 задержки с временем задержки второй триггер 9, элемент И 10, третий триг. гер 11 со счетным входом, и элемент НЕ 18. На выход элемента И иа каждом такте последовательности о 0 (т) проходят два импульса последовательности о 11 (т - с), образуя после р довательность импульсов 0 ая (т - ь,), Дости. гается это тем, что импульсом 8 (т) на одном иэ входов. триггера 9 последний переводится в1 состояние, когда его выходной сигнал О (т) разрешает импульсам о а и (т - с) проходить через элемент И и поступать на вход триггера 11, Последний по прошествии двух импульсов возвращает триггер 9 в исходное состояние, и злемет И 10 запирается. Для установки триггера 9 в исходное состояние функция О (т), получаемая на выходе триггера 11, инвертируется с помощью элемента НЕ 18, Для этих целей можно также ис. пользовать функцию б(т), снимаемую,с инверсного выхода этого же триггера. элемент 8 задержки служит для устранения неопреде. ленностей при работе элемента И 10. Таким образом, время задержки сдолжно равнять. ся или несколько превосход.пь суммарную задержку переключений делителя 3 частоты и триггера 9, но ие превышать величины тА =1/д. Переменные коды Ь,(т) и Ь(т) с вы. ходов соответственно первого и второго блока ключей поступают на сумматор 12, где образу- ется суммарный код и (т) = Ь,фт) + Ьх(т) передаваемый на запоминающий регистр 13. Последний, как и в прототипе, служит для ис ключения влияния задержек и искажений фрон тов импульсов Ь (т) на точность детектирования. Регистр тактируется импульсной последо218ограниченных функцией площадей Ь 8 и д 8за счет вызываемых помехой дробности изме.пений периода последовательности оь ю (т)равных д Т -а Тв/А,;АТ = (В - а) Тв/А соответственно при козффициейтах М о и М + 1,компенсируются приращениями площадей за1счет изменений амплитуды импульсов.п ( т),Этн приращения на каждом цикле делейиясоответственно равны Д 8= аТД и68 э = . - (8-а)Т. Умножал, эначениЯ:дЕ ид Т на амплитуду импульсов Ь (т) иучитывая, что АТ = ВТ, получим Ь 8 =- д 8,; Д 8 = - д 8, Помеха дробности,таким. образом, полностью исключается.Так как процессы й ( т) и Ь(т) разделены во времени и каждый иэ них достигает значения В, на которое должна быльрассчитана емкость ЦАП, прн воспроизведенни одного и другого процесса полностью используется амплитудно-кодовая характеристика ЦАП, что обеспечивает реализациюпредельных возможностей по подавлениюпомех дробностей, т. е. по обеспечению дина.мической точности детектирования,В предлагаемом устройстве принципиально устранена зависимость степени подавления по. мех дробности от соотношения частот/ т, е. от коэффициента деления М, Поскольку на практике обычно М 1; выигрыш по соотношению сигнал/помеха при применении предлагаемого устройства может составить 20 дБ и более. 7 10644вательностью о (т - ьт,)., получаемой с помощьюэлемента ИЛИ 14 и элемента 15 задержки свременем задержкиьь, На выходе элементаИЛИ 14 образуется суммарная импульсная. последовательность ое (т) =Зф) +3 и(т -ь 4)Элемент 15 задержки необходим для устране.ния неопределенностей при записи кодов в ре.гистр 13, Время задержкис должно равнятьсяили превьппать время установления кодов вфункции п(т), но, также как и ь не превос, цходить величины Т, Поскольку процессыи (т) н Ьх(т) разделены во времени (фиг. 2),в качестве сумматора 12 может быть использо.Ъан блок элементов ИЛИ.Результирующий код ц (т) с выхода заломинающего регистра 13 поступает, как и в прото.типе, на ЦАП 16, осуществляющий преобразо.ванне кода в аналоговый эквивалент, Далеес помощью фильтра 17 нихаах частот выделяет.ся постоянная составляюцюя( 3 ) - резуль эОтат цифрового фазового детектирования,Для автоматизации процесса получениячисел А н В здесь, как и .в протопще, можно,применить измерительньщ блок 19. Временныедиаграммы (фиг. 2), иллюстрирующие работуустройства, соответствуют следующим парамет- .рам: А а 43; .В = 10, т. е, М = А/В = 4+ 3/10в 4,3; Мо= 4, а = 3 (угсазаны значения ординатхарактерных участков функций).Площадь под функцией а (т) на интервале .времени, равном периоду , на любом участкефункции остается постоянной Объясняется этотем, что на каждом цикле деления приращения