Регистр

/ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфвз СфаетскикСоциалистическихРеспублик 11987681(63) Дополнительное к авт. свид-ву(22) Заявлено 28.08,80 21) 2982169/18-24с присоединением заявки Йо(23) ПриоритетОпубликовано 0701.83, Бюллетень Но 1 Щ М. Кл. О 11 С 19/00 Государетненный комитет СССР по делаю изобретений и открытий(088.8) Дата опубликования описания 07.01. 83. Ордена Трудового Красного Знаиенпроектно-конструкторский технологичв 7 т) Эаявител Изобретение относится к вычкслительной технике и, в частности, к запоминающим устройствам к может бытьиспользовано в электроприводах с цифровым управлением и в системах уп"равленкя этими приводами.Известен регистр, выполнякщий Функции приема, хракения и передачи инФормации. Информация хранится в регистре в ниде слова, представленно-го комбинацией сигналов фф 0 1 ф и 1 е 1.фКаждому разряду числа, записанному врегистр, соответствует свой разрядрегистра, выполненный,.как правило,ка основе триггеров М, М, О, Рили 1 Е типов 1,Данный регистр может быть исползован для сигналов многофазного кода,.но он обладает рядои недостатков,которые заключаются в воэможности,приема ошибочной информации, хранении ошибочной информации и возникновении ошибок во время ее хранения.Наиболее близкки к предлагаемомупо технической суности является регистр с параллельным примеси информации, выполненный иа М триггерах,где входные шины соединены с В- и8-входами ВЯ-триггеров через элементы связи 1 например, элементы И).3 ьЭтот регистр прн получении ошибочной информации также не производитее исправления. В процессе храненияинФормации в результате случайногосбоя триггеров регистра информация., регистра искажается,Цель изобретения - повышение помехоэащищенности регистра.0 Поставленная цель достигается тем,.что в регистр, содеркащий ячейки пнмяти, каждая нз ксторых состоит изВЯ-триггера н элементов И, выходыпервого и второго элементов И соединены соответственно с одними В-.и8-входами ВЯ-триггера, выходы треть"его и четвертого элементов И соединены соответственно с другими В- к8-входами В 8-триггера, первые входычетвертых элементов И ячеек памятиявлются входами регистра,н шины уп-равления, введен блок коррекции,входы которого соединены с выходамиВЯ-триггеров ячеек памяти, выходыблока:коррекции соедкненМ с первымивходами третьих элементов И ячеекпамяти, первый вход второго элемен-.та И каждой ячейки памяти соединенс выходом третьего элемента И даннойячейки памяти, ьторые входы второгои третьего элементов И ячеек памяти987681 Т а б л и ц а 1 Сигналы Фаз Ч ч 2ЧЧЧ Ч 1 О0 0 0 0 2 1 0 0 3 1 1 0 0 4 1 5 1 6 1 7 0 8 0 9 О О 1 1 1 1 1 1 1 1 0 1 О 0 Ч 3 Ч 4 10 О 0 0 соединены с первой шиной управления,первый вход первого элемента И каждойячейки памяти соединен с выходомчетвертого элемента И данной ячейкипамяти, вторые входы первого и четвертого элементов И соединены с второй шиной управления, а выходы блока коррекции являются выходами регистра.На Фиг. 1 изображена Функциональ ная схема предлагаемого регистрана Фиг.2 - графики, поясняющие выборчисла элементов Ив группах; нафиг. 3 - схематичное выполнение блокакоррекции.Регистр (Фиг. 1) содержит ячейки 1"М памяти, каждая из которых состоит из ВЗ-триггера 2 и элементовИ 3-. 6, шины 7 и 8 уравления и блок9 коррекции.Пример, схематичного выполненияблокакоррекции для одного двоичного слова с количеством разрядов М приведен на фиг. 3Блок содержитэлементы И 10-15 и элемент ИЛИ 16.Прежде чем приступить к описаниюФункционировация регистра следует 25пояснить принципы построения цифровых сигналов многоразрядного (многофазного) кода на примере пятиразрядного (пятифазного) кода в = 5.,В табл. 1 приведены разряды (сиг- ЗОвалы Фаэ) Ч -Чпятифазного кода иПри исправлении одиночных ошибокмногофазного кода (М = 1) сигнал наВыходе блока 9 коррекции для фазы). определяется зависимостью, 6 ОЖфЧЖ-КЪиФ; Ф 1+ю )где .,. и й; - входные сигналы,Фаз 1, 1-1 и 1+3регистра 3 соответствующие им сигналы обычногоцифрового, кода с основанием счисления Р10. В первой строке табл. 1 приведена кодовая комбинация сигналов фаз,соответствующая эквивалентной цифреО обычного десятичного кода, прикоторой все сигналы равны О. Придальнейшем увеличении эквивалентныхцифр обычного, десятичного кода происходит последовательное появлениесигналов 1 от первой фазы к болеестаршим. При кодовой комбинации,эквивалентной цифре 5, все сиг"наЛы фаз равны 1 (шестая строкатабл . 1), Дальнейшее увеличение эквивалентных цифр обычного кода приводит к появлению сигналов 01 отпервой фазы к более старшим вплотьдо цифры фО, когда все сигналыФаз равны О,Аналогичным образом может быть построена таблица для сигналов многофазного кода с любым основанием системз счисления Р = 2 а В соответствии с этими представлениями очевидно, что кодовые комбинации цифровых сигналов содержат только два непрерывных множества; множество сигналов Оф и множество сигналов ф 11. Эквивалентные сигналы обычного кодаюЖЕ ЕЕФЕЕ ВШВВШ тВШЮЕЮЕЕафаЮа,.- выходной сигналфазы регистра.Например, для пятифазного кодалогическая схема исправления сеаибокво всех пяти фазах имеет следующийвидец"М "Ю чъцьФ .-Ъ, н).,ЬЧ987681 О тЦь ч Оь 04 ч ОЦйдф ф 4- ф 4 ф чф 4 ф чфф Таблкца 2 5При исправлении пачек ошибок из Строка Ч двух сигналов (М = 2) логическая схе;ма для 1 Фазы выглядит так: Аргументы л-л лф л 0 0 0 1102 4 л 5 60е Ч 11 Ч 10 Ч 10 -лЧ, = О 1 М О Оч 1 О = 65 1(11 фф ф%-ъч Фф Фе ъч (4г+Уф Вл+1ч ., (Ъ)ь ""ф"фф+йфф-ъФл ФАЙФ и т.д,Число элементов И с двумя входами в выражениях (1)"(Э) графически представлено соответственно на фиг.2 а 2 в, где слева и справа от сигналов щ записываются в строгой последовательности номеров фаз сигналы, числокоторых равно 2 М - 1., Если в этой последовательности должны быть сигналы с номером фазы больше Кф то они заменяются ь)нверсными сигналами Фаэ начиная с первой Фазы(Ч, Чф ее.). Если в этой последовательности должны быть сигналы Фаз с номером меньше 1, то они заменяются инверсныииф сигналами фаз начкнаЯ с К (Ч 4 к .ф)П едлагаеьиюй гистр работает р це30 следующим образом.При подаче сигнала на шину 8 информация на входных шинах через элементы И б поступает в регистр и устанавливает его триггеры 2 в соответ ствии с этими сигналами. Сигналы с выходов триггеров 2 после исправления ошибок в блоке 9 поступцот на выходные регистры. В режиме хранения информации снимается сигнал с 40 шины 8 и подается на шину 7. В этом случае исправленная от ошибок информация с выходов регистра снова через элементы.И 5 подается на входы триг(геров 2 и устанавливает их в положе ния, соответствующие кодовой комбинации многофазного кода.Методика обнаружения: и исправления ошибок.многофазного кода в блоке 9 основана на распознавании це прерывности множеств сигналов ффОфф и ф 1 фф. В самом деле, прк единичной ошибке в многофаэнои коде, когда в множествепоследовательных сигналов фОфф появляется сигнал фф 1 ф , он должен быть воспринят как обыч 5 ный. Аналогичным образом в множестве последовательных сигналовф 1 фпоявление сигналов ф 0 ф ф должно быть воспринято как ошибка.Работа по;исправленийф например, одиночных ошибок многофазного кода может быть пояснена табл. 2, где показано значение исправленного сигнала фазы Ч в зависимости от сигналов соседних Фаз Чли Ч;+ф ко торые являются аргументами логичес-кой функции. и.В соответствии с методикой при нулевых сигналах Фаз Чл л = 0 и Чл+ф фф = 0 независимо от значения сигнала фаз на выходной шине триггера сигнал на выходе регистра для этой Фазы должен быть нулевым Ч = 0 (первая стро". ка табл. 2) . Аналогично при наличии сигналов Фаэ Ч л = 1 и Ч 1 незавксимо от значения сигнала Ч на выходкой шине триггера сигнал на выходе регистра должен быть равен единице Чл = 1 (последнЯЯ стРока табл.2). Если. обозначить множество значений сигналов Чи Члкогда сигнал фазы В( должен передаваться без изменения через В , то в соответствии с правилами логики нетрудно получить значение исправленного скгнаа 1Ь %ф-ЛффМ Л ф Чффгде вместо множества В,( можно подставить множество Вкоторое содер-, жит все сочетания сигналов Ч. и Ч+л ф кроме значения первой строки табл. 2, и включает в себя множество В,(ВК; К= Ву Ч.,). В самом деле 9 фЪ-лФлч" М Ъ-Ж.фчИфйФф-лиф =1=о,ф зф, лч Кф,;.Ииоиестас ИЛ. а соотаетстаии с табл.2 В,1 оитогдаЪ %йлФф-лчФф-л Флф%1 ФЖ-лчЪЖ+лч% фъ,ф+лчто полностью соответствует логкческоиу выражению (1) устройства для исправления сшибок при й = 1.дпя примера рассмотрим одиночную ошибку при передаче эквивалентной цифры ф 1 фф в пятифазном коде (см. табл. 1). Пусть на вход регистра по ступает ошибочный сигнал 1 0010, де ошибка в,четвертой фазе. Всобт етстэки с логическим выражением (2) та ошибка исправляется:,О ЧЛ-Л Ч б ли Строка О О Фл 2 2 на его вхо ная блокир которая не овить триг ые состоян нии табл, 3 и 4 ан тренному выше прим д осущестовка мнопоэволя геры реия. На осноично рассм ожно запи выхода регистра вляетсянепреры гофазного кода, ет помехам уста гистра н нештат У-ФЛ.Л 1 изобретен я мул исправле"вух ошиыражет иЮ одииз озпофЧ 1. О ОМО 1.Ч 1 О = ОР31 О.ч 1 чО О О = 07Ч, =,О 1 Ч О а Ч 1 О - О.Работа блока 9 по одновременному исправлению пачек ошибок мйогофазного кода может быть пояснена на примере пачки ошибок из двух сигналов (В, 2)С)Л;Ь-ЬЪ-А+ 0 Н ц "Я "й1"Ъ-ФЛЪ+аЪ+ллогическое выражение дляния сигнала Ч. в пачке иэ дбок полностью совпадает с ввием (3),Аналогичным образом происхправление сигналов в пачкахбого количества ошибок.Таким образом, предлагаемыйгистр позволяет принимать инФоцию с одновременным исправлениошнбок. После ее приема регистволяет сохранить эту информацискольку за счет обратной связи В табл. 3 показаны состояниясигналов Фаз, когда сигнал Фазы 1второй в пачке, а в табл, 4 - когдаэтот сигнал первый в пачке. Крометого, в табл. 3 и 4 выделяются ана5 лог но рассмотр нно у в ше про ерЗдна множества В, и В. (В тВЛ - втабл. 3) и Вл и В(В 7 В,утабл 4) .Таблица 3 Регистр, содержащий ячейкн питания,каждая из которых состоит из ВЗ 4 -триг,гера и элементов И,ныходы первого ивторого элементов Й соединены соответственно с одними В- и З-входамн ВЗ 4- триггера, выходы третьего и четвертогоэлементов И соединены соответственно с другими В- и З-входами ВЯ 4-триг"гера, перные входы четвертых элементов И ячеек памяти являются входамирегистра, и шины упранления, о т л и ч а ю щ н й с я тем, что, с цельюповышения помехозащищенности регнстра, н него введен блок коррекции,входы которого соединены с выходамиВЯ"Триггеров ячеекпамяти, выходы 65 блокд коррекции соединены с перньачи987681 10 ЮНОА входами третьих элементов И ячеек памяти, первый вход второго элемента И каждой ячейки памяти соединенс выходом третьего элемента И даннойячейки памяти, вторые входы второгои третьего элементов И ячеек памятисоединены с первой шиной управления,первый вход первого элемента И каж. дой ячейки памяти соединен с выходом четвертого элемента И даннойячейки памяти, вторые входы первого 10 и четвертого элементов И соединены с .второй шиной управления, а выходы блока коррекции являются выходамирегистра. Источники информации, принятые во внимание при экспертиэе1. Букреев И.Н, и др. Микроэлек" тронные схемы цифровых устройств. М., ффСоветское радиофон, 1975, с. 104-1112. Самофалов К.Г. и др. Электрон. ные цифровые вычислительные машины. Киев. фВыща школа, 1976, с. 131- 140 (прототип).