Устройство тактовой синхронизации

п 1978378 ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРесттублии(22) ЗаЯвлено 04,05,81 (21) 3286025/18-09с присоединением заявки ЭЙ(23)ПриоритетОпубликовано 30.11.82. Бюллетень М 44Дата опубликования описания 02 12,82,(5 )М. Кл. Н 04 Ь 7/02 3 Ъеударетвеивй комитат ССОР ао делам изобретений и открытий(54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ 1Изобретение относится к передаче -дискретных оообщений и может быть использовано для обеспечения. тактовой синхронизации приемной части аппаратуры..Известно устройство поэлементного5фазировании, содержащее задающий . генератор, блок управления, входной блок, управляющий делитель и формирователь дополнительных корректирующих импульсов 11,0Недостатками данного устройства являются низкая точность, низкая помехоустойчивость и малое быстродействиефазирования,Известно также устройство тактовойсинхронизащпю, содержащее посцедовательс,но соединеиныв первый реверсивный счетчик, первый триггер, первый элемент И,блок управления, управляемый делитель,.делитель частоты, первый элемент задер жки, интеграторы и первый дешифратор,выходы которого через управляемый де;литель подсоединены к второму входу .блока управления, последовательно сое 2диненные второй дешифратор, коммутатор, второй триггер и второй элемент И, выход которого. подсоединен к третьему, входу блока управления, последовательно соединенный второй элемент задержки, второй реверсивный счетчик и второй дешифратор, второй вход которого объ единен с входом второго элемента задержки, задающий хенератор, выход которого через другой вход управляемого делителя подсоединен к первому входу фазового дискриминатора,второй вхоп которого объединен с входом формирователя переднего фронта .импульса.и является входом усь ройства, при этом первый выход фазово- .го дискриминатора подсоединен к обьединенным вторым входам второго реверсивНого счетчика, а второй выход фазового ,дискриминатора подсоединен к третьему входу второго реверсивного счетчика и объединенным вторым входам первого реверсивноГо счетчика и второго элемента И, причем второй выход первого реверсивного счетчика подсоединен кй 4и четвертый триггер, к второму входу которого подключен третий выход управляемогО делителя, а выход подсоединен ктретьим входам первого и второго элементов И соответственно, выходы которыхподсоединены к первому и второму входамэлемента ИЛИ, при этом выход формиро вателя переднего фронта импульса черезпоследовательно соединенные третий алемент И и интегратор подсоединен к входувторого элемента задержки, а второй выход делителя частоты через третий триггер подсоединен к второму входу третьего алемента И.На чертеже представлена алектричеокая структурная блок-схема устройстватактовой синхронизации,Устройство тактовой синхронизациисодержит первый и второй реверсивныесчетчики 1 и 2, первый и второй дешифраторы 3 .и 4, первый и второй элементызадержки 5 и 6, формирователь переднего фронта импульса 7, коммутатор 8,фазовый дискриминатор 9, первый, второй,тоетий и четвертый триггеры 10-13,первый, второй и третий алементы И 14-.16, элемент ИЛИ 17, блок 18 управлеиния, задающий генератор 19, управляемыйделитель 20, делитель 21 и интегратор 22.Управляемый делитель 20 может бытьреализован в виде набора счетных триг- .геров и коммутатора. В зависимости оттого, на каком из третьих входов управляемого делителя 20 имеется урове 1 ьнапряжения логической единицы, коммутаетор управляемого делителя 20 включаетблок 18. управления. (первый выход и второй вход управляемого делителя 20) между выходом и входом соответствующихпоследовательно включенных. счетных триггеров управляемого делителя 20, т.е.изменяет шаг дискретизации подстройкичастоты,На втором выходе управляемого делигеля 20 формируется с частотой телеграфирования тактовый меандр, а на третьем выходеследующие с той же частотой импульсные сигналы.В качестве делителя 21 может бытьиспользован типовой счетчик, имеющийимпульсные выходы. Период следованиясигналов на первом выходе делителя 21определяет время, в течение которогопроизводится анализ структуры принимаямых сообщений, на втором выходе делитела 21 формируются импульсы с частотой, вдвое меньшей частоты телеграфров ания. 3 97 Ы 7второму входу второго триггера, а к второму входу первоготриггера подключенвторой выход коммутатора, к соответствующим входам которого подключенысоответствующие выходы первого реверсивного счетчика2,Недостатками данного устройства являются низкая точность синхронизации ивысокая сложность реализации, обусловленные высоким уровнем помех в канале 1 освязи.Бель изобретения - повышение точнооти синхронизации при упрощении устройства путем исключения части дешифраторов и управляемых делителей. 15Для достижения поставленной цели вустройство тактовой синхронизации, содержащее последовательно соединенныепервый реверсивный счетчшс, первый триггер, первый элемент И, блок управления, 211управляемый делитель, делитель частоты,первый алемент задержки, интеграторы ипервый дешифратор, выходы которого через управляемый делитель подсоединены квторому входу блока управления, нвательно соединенные второй дешифратор,коммутатор, второй триггер и второй элемент И, выход которого подсоединен ктретьему входу блока управления, последовательно соединенные второй алемент 5 Озадержки, второй реверсивный счетчик ивторой дешифратор, второй вход которогообъединен с входом второго элемента задержки, зайающий генератор, выход которого через другой вход управляемого делителя подсоединен к первому входу фазового дискриминатора, второй вход которого объединен с входом формирователяпереднего фронта импульса и являетсявходом устройства,при этом первый выход;фазового дискриминатора подсоединен кобъединенным вторым входам второго реверсивного счетчика и первого алемента Ии первому входу первого реверсивногосчетчика, а второй выход фазового45дискриминатора подсоединен к третьему входу второго реверсивного счетчикаи объединенным вторым входам первогореверсивного счетчика и второго алемента И, причем второй выход первого ревер.фсивного счетчика подсоединен к второму 5 фвходу второго триггера, а к второму вхо- ,.ду первого триггера подключен второйвыход коммутатора, к соответствующимвходам которого подключены соответствующие выходы первого реверсивного счетчика, введены последовательно соединенныетретий элемент И и третий триггер, по- фследовательно соединенные элемент ИЛИ5 9783В качестве интегратора 22 может быть;,использован типовой счетчик, имеющий импульсный вход, вход сброса, потенциалные выходы каждого разряда (являющиесяпервыми выходами интегратора) и импульсный выход одного из промежуточных разрядов счетчика (являющийся вторым выходом интегратора),Устройство работает следующим образом, ОПоследовательность импульсов высокойчастоты поступает с выхода задающего .генератора 19 на первый вход управляемого делителя 20, на втором и третьем выхопах которого формируются послепователь-, 15ности тактовых импульсов (на втором выходе формируется тактовый меандр, а натретьем - узкие импульсы), следуемыхс частотой, близкой кскорости дискретной мопуляпиискорости твлеграфирования),20принимаемых сообщений, поступающих навход формирователя 7 переднего фронтаимпульса и фазового дискриминатора 9.Фазовый дискриминатор 9 осуществляетсравнение фазы принимаемы с элементов 25сообщения с фазой тактовых импульсови при их несовпадении на одном из еговыходов формируется корректирующийимпульс (добавления или вычитания),поступающий на соответствующие входы 30(суммирующие или вычитающие) реверсивных счетчиков 1 и 2. Реверсивный счетчик 1, осуществляя частичную защиту отложной, подстройки частоты при случай"ных искажениях принимаемых элементовсообщения, производит усреднение входныхвеличин. Если число импульсов, поступающих на один из входов (например, суммирующий) реверсивного счетчика 1, превысит число импульсов, поступивших на 0его второй вход (вычитающий), на величину, равную коэффициенту пересчета реверсивного счетчика 1, на одном иэ выходов его последних разрядов (в данномслучае на втором выходе, т,е. на выходе 45последнего разряда добавления) формируется импульс, устанавливающий соответствующий триггер (в данном случае трагер 10) в единичное состояние, подготавливающий к работе соответствукяцийэлемент И (в данном случае элементИ 14) по первому входу, Сброс триггера10 в нулевое состояние дла.защиты отслучайных искажений принимаемых элементов сообщения производится черезкоммутатор 8 сигналом с выхода промежуточного разряда вычитания реверсивного счетчика 1, т.е, частично усредненным сигналом. 78 6Аналогичным образом. установка вединичное состояние триггера 12 производится максимально усредненным сигналом с третьего выхода (выхода последнего разряда вычитании) реверсивного счетчика 1, а его сброс в нулевое состояниечастично усредненным сигналом с второговыхода коммутатора 8 (т.е. сигналом свыхода промежуточного разряда добавления реверсивного счетчика 1 ). Для обеспечения быстродействия и точности фаэи,рования в условиях сильвах помех коэффициент частичного усреднения сбросовыхсигналов сделан переменным, т,е. коммутатор 8 осуществляет коммуташпо сбросовых входов триггеров 10 и 11 с выходами определенных разрядов вычитанияи добавления реверсивного счетчика 1 взависимости от того, на каком из первых входов коммутатора 8 (выходов де-шифратора 3) сформирован уровень на-,пряжения логической единицы. Сигнал на,определенном выходе дешифратора 3 формируется в зависимости от кЬда числа,записанного в реверсивный счетчик 2,т.е, в зависимости от соотношения числа импульсов добавления и вычитания(т.в. от режима, работы устройства), поступивших с выходов фазового дискриминатора 9 за промежуток времени междудвумя импульсами на втором выходе интегратора 22, что позволяет учесть, струк.туру принимаемых сообщений и поиыситьточность и быстродействие устройства, (интегратор 22 заряжается переднимифронтами принимаемых элементов сообщения).Ввод информации в дешифратор 3 производится сигналом с второго выхода интегратора 22. Этот жв сигнал, задержанныйв элементе 5 задержки на время, приблизительно равное длительности импульса,осуществляет сброс реверсивного счетчика 2 в нулевое состояние. Емкость реверсивного счетчика 2 вьбирается достаточной для того, чтобы за время между двумя сбросовыми импульсами не произошловго переполнение.,Импульсы, следующие с частотой телеграфированиа, с третьего выхода управлявмого делителя 20 периодически устанавливают триггер 12 в единичное состоание, единичный уровень напряжения с выхода которого подготавливает к работе потретьим входам элементы И 14 и 15.Как следует иэ приведенйого вышепроцесса управления триггерами 10 и 11,они могут одновременно находиться всостоянии логического нуля, в единичном7 Й 7837 же состоянии может находитья только один из триггеров (триггер 10 или триггер 11). В случае, если триггер 10 и триггер 12 оба находятся в единичном состоянии, то первый же корректирующий импульс добавления (сформированный на первом выходе фазового дискриминатора 9) без усреднения проходит через элемент И Ъ 4 на суммирующий вход блока 18 ут- равлвния, Одновременно с этим импульс 10 с выхода элемента И 14 через элемент ИЛИ 17 постуг ет на сбросовый вход триггера 12, и реводя его. в нулевое состояние и запрещая (по третьему входу) прохождение импульсов через элемент 15 И 14. Вследствие того, что установка в единичное состояние триггера 12 производится с частотой телеграфирования, за время, равное длительности одного элемента сообщения, на вход блока 18 уп равления не может пройти более одного . корректирующего импульса (истинного или ложного), что повышает помехоустойчивость устройства и точность фазирования (т.к. истинные корректирующие им пульсы формируются только пофронтам принимаемого элемента сообщения), Аналогичным образом триггер 12, управляя элементом И 1 5, уменьшает число ложных корректирующих импульсов вычитания 5 О проходящих на исключающий вход блока 19 управления.Сигналы с выходов элементов И 14 и И 15 пбстунают на суммирующий и исключающий входы блока 18 управления, вследствие чего изменяется количество импульсов высокой частоты (поступающих с выхода задающего генератора 19), подвергаемых делению в управляемом делителе 20, и осуществляется подстройй ка частоты и.фазы следования тактовых импульсов на выходе устройства.Шаг подстройки (дискретизация) частоты и фазы тактовых импульсов, т.е. величина смещения тактового импульса на выходе устройства от его основного положения, приходящаяся на один добавленный или исключенный импульс, под. вергаемый делению в управляемом дели, теле 20, устанавливается в зависимости от того, на каком из выходов дешифра тора 4 имеется уровещ напряжения логи-" ческой единицы. Уровень напряжения логической единицы на определенном выходе дешифратора 4 устанавливается в за 55 висимости от показаний интегратора 22. Ввод показаний интегратора 22 в дешифратор 4 производится через промежуток времени, равный периоду следования им й 8.пульсов на первом выходе делителя 21 иопределяющий число элементов. принимаемого сообщения; анализ которого характеризует среднюю частоту чередованияединичных и нулевых посылок и их группв принимаемом сообщении, т.е, их статистическую характеристикуЕмкость интегратора 22 выбирается достаточной для того, чтобы за времямежду сбросовыми импульсами, поступающими с первого выхода делителя 21через элемент 6 задержки, не произошлоего переполнение. На информационныйвход интегратора 22 через элемент И 16с выхода формирователя 7 переднегофронта импульса поступают импульсы, соответствующие по времени моментам перехода на входе устройства нулевых посылок принимаемого сообщения в единичные. Прохождением передних фронтов принимаемых элементов сообщения через .элемент И 16 (поступающих на его вто.рой вход) управляет триггер 13, единичный уровень напряжения с выхода. которого (поступающий на первый вход элемента И 16) открывает элемент И 16по первому входу. Установка триггера13 в единичное состояние производитсясигналами с второго выхода делителя 21,частота следования которых вдвое нижечастоты телеграфирования (дискретноймодуляции) принимаемых элементов сообщения. Сброс триггера 1 3 в нулевоесостояние осуществляется сигналом свыхода элемента И 16. Вследствие этогозначительно уменьшается вероятностьпрохождения на информационный входинтегратора 22 ложных импульсов, обусловленных дроблениями в .канале связипринимаемых элементов сообщения.Чем чаще чередуются единичные и,нулевые элементы или их группы в составе принимаемых сообщений, тем вышепоказаний интегратора 22 и.тем меньшешаг подстройки частоты управляемогоделителя 20, устанавливаемый дешифратором 4 (путем включения блока 18 уравлвния между соответствующими разрядами управляемого делителя 20),Аналогичным образом, чем чаще чередуются единичные и нулввыв элементысообщения на входе устройства, твм мень"ше период следования сигналов на втором выходе интегратора 22,. т,е. темменьше промежуток времени, в течениекоторого реверсивным счетчиком 2 определяется соотнршвнив числа импульсовдобавления и вычитания, формируемыхфазоаым дискриминатором 9.97 йй 7 й 10рой элемент задержки, второй реверсивный счетчик и второй дешифратор, второй вход которого объединен с входомвторого элемента задержки, задающийгенератор, выход которого через другойвход управляемого делителя подсоединенк первому входу фазового дискриминатора, второй вход которого объединен свходом формирователя переднего фронтаимпульса и является входом устройства,при этом первый выход фазового дискриминатора подсоединен к объединеннымвторым входам второго реверсивногосчетчика и первого элемента И и первому входу первого реверсивного счетчика,.а второй выход фазового дискриминатораподсоединен к третьему входу второгореверсивного счетчика и обьединеннымвторым входам первого реверсивногосчетчика и второго элемента И, причемвторой выход первого реверсивного счегчика подсоединен к второму входу вто-рого триггера, а к второму входу первого триггера подключен второй выходкоммутатора, к соответствуюцпщ входамкоторого подключены соответствующиевыходы первого реверсивного счетчика,о т л и ч а ю ш е е с я тем, что, сцелью повышения точности синхронизациипри упрощении устройства путем искаючения части дешифраторов и управляемых делителей, введены последовательносоединенные третий элемент И и третийтриггер, послецовательно соециненныеэлемент ИЛИ и четвертый триггер, квторому входу которого подключен тре"тий выход управляемого делителя, авыход подсоединен к третьим входам первого и второго элементов И соответст- венно, выходы которых подсоединены кпервому и второму входам элемента ИЛИ,при этом выход формирователя переднегофронта импульса через последовательносоединенные третий элемент И и интегратор подсоединен к входу второго элементазадержки, а второй выход делителя частоты через третий триггер подсоединен к второму входу третьего элемента И,При наличии в канале связи искажений принимаемых элементов сообщения, заключающихся в формировании ложных значащих моментов, на выходе формирователя переднего фронта импульсов наряду с 5 истинными (т.е. сформированными при переходе нулевого элемента принимаемого сообщения в последующий единичный элемент) формируются и ошибочные (т.е. вызванные помехами) импульсы. Однако введение третьего элемента И и четвертого блокировочного триггера, устанавливаемо го в единичное состояние с вдвое меньшей частотой, чем частота телеграфирования, и сбрасываемого в нулевое состояние первым же передним фронтом принимаемого сообщения, приводит к значительному уменьшению нисла л южных импульсов, осу шествляющих заряд интегратора. Вследствие этого при определении структуры 20 (средней частоты чередования единичных и нулевых элементов сообщения или их групп) принимаемых сообщений допуска ется значительно меньшая ошибка, чем в известном устройстве.25Повышение точности синхронизации обеспечивается в устройстве введением зашиты (элемент ИЛИ и третий триггер) от прохождения на суммирующий и исклю. чающий входы блока управления ложных 30 . обусловленных дроблениями) корректирующих импульсов.Технико-экономическая эффективность данного устройства состоит в повышении точности синхронизации при использовании устройства в каналах связи с высоким уровнем помех и высоких требованиях к помехоустойчивости, точности и быстро-". действию восстановления тактовой синхронизации. 40 Устройство тактовой синхронизации, содержащее последовательно соединенные первый реверсивный счетчик, первый триг гер, первый элемент И, блок управления, управляемый делитель, делитель частоты, первый элемент задержки, интегратор и первый дешифратор, выходы ,которого через управляемый делитель подсоединены к второму входу блока управления, последовательно соединенные второй дешифратор, коммутатор, второй триггер и55 второй элемент И, выход которого подсоединен к третьему входу блока управления, последовательно соединенные втоФормула изобретения Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР467490, кл. Н 04 1, 7/02, 1972. 2. Авторское свидетельство СССР по заявке М 2920489/18-09,кл. Н 04 Ь 7/02, 25.11.80 (прототип),