Многоканальное устройство динамического приоритета

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(23) Приоритет Г) 06 Р 9/46 Государственный комитет С.ССР по делам изобретений и открытийОпубликовано 30,10,82, Бюллетень Мо 40 Дата опубликования описаиия 30.10.82) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДИНАМИЧЕСКОГО ПРИОРИТЕТА ы, че ойств риори оступ множе тающихИзобретение относится к вычислительной технике, в частности к многоканальным устройствам приоритета, и может быть использовано при 5 построении систем обработки данных.Известно многоканальное устройство приоритета, содержащее в каждом ка" нале первый и второй триггер тыре элемента И, элемент НЕ. Устр б обеспечивает запоминание и и те ное обслуживание запросов, п независимо друг от друга от ства абонентов 11.Недостатком данного устройства является невозможность оперативного изменения приоритета номеров.Наиболее близким по технической сущности к предлагаемому является многоканальное устройство приоритета, содержащее в каждом канале два триггера, три элемента И, причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно первого и второго элементов И канала, выход второго элемента И канала соединен с единичным входом первого триггера канала, выход первого элемента И канала является соответствующим разрешающим выходом 30 устройства, а также два элемента И, элемент ИЛИ и элемент НЕ 2.Недостатком известного устройства является то, что оно может работать .только с абонентами, у которых прио- . ритет задан жестко структурой устройства. При этом структура не изменяется в процессе функционирования устройств, т.е. каналы имеют. заранее обусловленный приоритет.Цель изобретения - расширение функциональных воэможностей за счет адаптивной перестройки структуры устройства в зависимости от числа ранее выполненных опросов на обслуживание.Поставленная цель достигается тем, что в многоканальное устройство динамического приоритета, содержащее два элемента И, первый элемент ИЛИ, первый элемент НЕ и каналы, а в каждом канале два триггера, три элемента И, причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно первого и второго элементов . И своего канала, выход первого элемента И каждого канала является соответствующим разрешающим выходом устройства, выход второго элемента Икаждого канала соединен с единичным входом первого триггера своего канала, введены распределитель импульсов, шифратор, дешифратор, второй элемент ИЛИ, блок из и регистров (где и - число каналов), два буферных регистра, 5 . триггер, элемент задержки, третий элемент И, второй элемент НЕ, и узлов управления, каждый из которых содержит четыре элемента И, два элемента НЕ, элемент ИЛИ, триггер, а в каждом О канале счетчик, причем тактовый вход устройства соединен с вторым входом первого элемента И каждого канала и с,входом распределителя импульсов, третий вход первого элемента И каждо го канала соединен с соответствующим выходом дешифратора, выход первого элемента И каждого канала соединен с нулевым входом первого триггера своего канала, второй вход второго элемента И каждого канала соединен с соответствующим выходом распределителя импульсов, выход второго элемента И каждого канала соединен с первым входом третьего элемента И своего канала, с нулевым входом второго триггера своего канала и с соответствующим входом шифратора, запросные входы устройства соедине-. ны с единичными входами вторых триг,геров и со счетными входами счетчи.ков соответствующих каналов, выходы переполнения счетчиков всех каналов соединены с входами первого элемента ИЛИ, информационный выход счетчика каждого канала соединен со вторым 35 входом третьего элемента И своего канала, выходы третьих элементов И всех каналов соединены с первым информационным входом первого буферного регистра, вход разрешения устройства 4 О соединен с входом считывания первого буферного регистра, с первым входом первого элемента И каждого узла управления, с входом разрешения приема втоРого буферного регистра и через эле мент задержки с единичными входами триггеров узлов управления и с нулевым входом триггера, выход первого элемента ИЛИ соединен с входом сброса счетчика каждого канала, выход шифратора соединен со вторым информа О ционным входом первого буферного регистра, первый выход первого буферного регистра соединен с первым входом второго элемента ИЛИ и через э емент первый НЕ - с первым входомрвого элемента,И, второй выход первого буФерного регистра. соединен с первым входом. первого элемента И, каждого узла управления и с первым входом второго элемента И, третий 60 ,выход первого буферного Регистра сое-. динен с первым входом третьего элемента И, выход первого элемента Исоединен.,с нулевым входом триггера,единичный выход триггера соединен со 65 вторым входом третьего элемента И, выход третьего элемента И соединен с первыми входами регистров блока регистров и с входом сброса первого буферного регистра, выход второго элемента ИЛИ соединен с первым входом второго элемента И узлов управления и со вторым входом первого элемента И, первые выходы регистров блока ре. гистров соединены с первыми входами третьих элементов И и через элемент НЕ соответствующего узла управления со вторыми входами вторых элементов И соответствующих узлов управления, группа информационных выходов каждого 1-го регистра блока регистров соединена с группой информационных входов (1+1) -го регистра блока регистров, информационные выходы блока регистров соединены с группой входов второго буферного регистра, выход второго буферного регистра соединен через второй элемент НЕ со вторым входом второго элемента И, выход второго элемента И соединен с входом сброса второго буферного регистра, вторые выходы регистров блока регистров соединены с первыми входами элементов ИЛИ соответствующих узлов управления, выход второго элемента И каждого узла управления соединен с нулевым входом триггера своего узла управления, единичный выход триггера каждого узла управления соединен со вторым входом третьего и первым входом четвертого элементов И своего узла управления, нулевой выход триггера каждого узла управления соединен с первым входом элемента ИЛИ блока управления, выход элемента ИЛИ каждЬ- го узла управления соединен через элемент НЕ своего узла управления со вторым входом первого элемента И своего узла управления, выходы вторых элементов И узлов управления соединены с входами со второго до (и+1)-го второго элемента ИЛИ, выход четвертого элемента И каждого узла управления соединен со вторым входом соответствующего регистра блока регистров, выход первого элемента И каждого узла управления соединен с третьим входом соответствующего регистра блока регистров, информационные выходы второго буферного регистра соединены с входами дешифратора.На чертеже приведена структурная электрическая схема устройства.Устройство содержит каналы 1,триггеры 2 и 3 канала, элементы И4-б канала, выход 7 разрешения устройства, элементы И 8, 9, элемент ИЛИ 10,элемент НЕ 11, распределитель 12 импульсов, шифратор 13, дешифратор 14,элемент ИЛИ 15, блок 1 б регистров,регистры 17 блока б, буферный регисть18, буферный регистр 19, триггер 20,элемент 21 задержки, элемент И 22, элемент НЕ 23, узлы 24 управления, содержащие элементы И 25-29, элемент НЕ 30, элемент ИЛИ 31, триггер 32, счетчик 33 канала 11, тактовый вход 34 устройства, запросные входы 35 устрой,ства, вход.36 разрешения устройства.Устройство работает следующим образом.Сигналы на разрешающих выходах 7 устройства появляются согласно очере О ди, составленной в блоке 16 регист ров. Распределитель 12 под воздействием тактовых импульсов с входа 34 опрашивает последовательно во времени все каналы 1 устройства. Импульс 15 запроса приходит на запросный вход 35 и запоминается в триггере 3, При очередном запросе канала 1 временным распределителем канал вы;ет информацию о заявке в виде кода приоритета 20 и номера канала 1, на который пришел запрос, на первый буферный регистр 18. С помощью блоков 24 управления информация из буферного регистра 18 переписывается в один из регистров 25 17 блока 16 регистров или во второй буферный регистр 14. В зависимости .от кода приоритета формируется на счетчике 33 канала 1.Операция, постановки в очередь осно-ЗО вана на следующем алгоритме идентифи,кации максимума в наборе целых чисел, Начиная слева, просматривается К-й разряд всех чисел. Если все раэряды - либо нули, либо единицы, то просто переходят к следующему разряду. Но если одни разряды - нули, а другие единицы, то все числа с нулями на данном месте вычеркиваются и вдальнейшем это число не анализируется.40При переполнении счетчика 33 любого канала 1 устройства импульс переполнения на его выходе устанавливает счетчики всех остальных каналов в ну левое состояние,Рассмотрим работу устройстваболее подробно.В исходном состоянии соответствующими потенциалами с выходов триггеров 2 и 3 во всех каналах 1 устройст,ва закрыты соответственно элементы И 4 и 5, на счетчиках 33 каналов 1 находятся. коды, соответствующие числу ранее выполненных заявок на обслуживание, соответствующим потенциалом с выхода триггера 32 во всех блоках управления 24 подготовлены к открытию,элементы И 26 и 28, потенциалом с выхода триггера 20 подготовлен к открытию элемент И 9, на вторых вы- ф ходах тех регистров 17, в которых записана информация, единичный потенциал, потенциалом с выхода элемента НЕ 30 открыт элемент И 28 во всех блоках 24 управления, первый 45 буФерный регистр 18 обнулен, на втором буферном регистре находится информация о выполняемой заявке. Со входа 34 импульсы синхронизации поступают на входы элементов И 4 всех каналов 1, на вход элемента И 9 и на вход распределителя 12.При поступлении на вход 35 одиночного импульса запроса он эапйсывается в триггер 34, увеличивает содержимое счетчика 33 на единицу, Подготавливается к открытию элемент И 5. Очередной импульс от временного, распределителя через элемент И 5 записывается в триггер 2, поступает на соответствующий вход шифратора 13 и открывает элемент И б. Коды со счетчика 33 и шифратора 13 записываются в первый буферный регистр 18. По окончании записи сигналом с третьего выхода первого буферного регистра 18 открывается элемент И 9. Тактовые импульсы с выхода элемента И 9 поступают на входы регистров 17 и первого буферного регистра 18, Под воздействием этих тактовых импульсов со вторых выходов регистров 17 и с первого выхода первого буферного регистра начинают подаваться порязрядно коды приоритетов. ,С выходов регистров 17 они подаются на вход элементов И 26 и через элементы НЕ 29 на вход элементов И 25. С выхода первого буферного регистра 18 код поступает на элемент ИЛИ 15. Так в исходном состоянии все триггеры 32 находятся в единичном состоянии и все элементы И 26 открыты,Следовательно, разряды с вторых выходов регистров 17 проходят на элемент ИЛИ 15, на выходе которого состояние "единица" будет в случае, когда не все разряды нули. При состоянии "единица" на выходе элемента ИЛИ 15 триггер 20 и триггеры 32 установятся в нулевое состояниеесли на них поступил нулевой разряд кода, закрывая тем самым элемент И 9 или элементы И 26, 28 соответственно После запирания элемента И 9 прекращается подача тактовых импульсов на регистры 17 и буферный регистр 18, т.е.прекращается подача кодов приоритетов на выходы регистров. В результате все элементы И 27 блоков 24 управления тех регистров 17, в которых код приоритета ниже, чем код приоритета в первом буферном регистре, будут закрыты как потенциалом с первого выхода регистров 17, так и потенциалом с выхода триггеров 32. Те элементы И 27 блоков 24 управления, соответствующие регистрам 17, в которых записан код приоритета выше, чем код приоритета, записанный в первом буферном регистре 18, закрыты только потенциалом с первого выхода реги 970371стров 17. Очередной импульс, поступающий на управляющий вход 36, про- ходит через элемент И 28 только тех блоков 24 управления, которые соот-. ветствуют регистрам 17, в которых записан код приоритета выше,чем код приоритета, находящийся на первом буферном регистре 18, поступая на входы регистров 17 и производя последовательную передачу информации из регистра в регистр в сторону второго буферного регистра 19. В результате будет обнулен тот регистр 17, в ко-, торый не была произведена передача из предыдущего регистра. На его втором выходе будет поэтому нулевой потенциал. Схема И 27 блока 24 управления, соответствующая этому регистру, будет открыта. Содержимое первого буферного регистра 18 перезаписывается через открытый элемент И 27 в освободившийся регистр 17.Если в первом буферном регистре 18 находится код приоритета, который выше всех приоритетов, находящихся в регистрах 17, то информация переписывается из него через открытый элемент И 22 непосредственно но второй буферный регистр 19 . После выполнения этих операций импульс с выхода линии 21 задержки устанавливает в ,единичное состояние триггеры 32 и триггер 20, подготавливая. Устройство к очередному, циклу постановки заявки в очередь. При поступлении на второй буферный регистр 19 код номера канала, на который пришел запрос, подается на дешифратор 14, Последний потенциалом на соответствующем выходе открывает схему И 4 канала 1, с которого пришла заявка. Очередной тактовый импульс проходит через элемент И 4 на разрешающий выход 7 устройства, а также на вход триггера 2, устанавливая его в нулевое состояние. В результате этого канал 1 подготавливается к приему очередного запроса. Применение изобретения позволяет расширить функциональные возможности устройства за счет возможности адаптивной перестройки структуры устройства в зависимости от числа ранее выполненных запросов. Формула изобретения Иногоканальное устройство динамического приоритета, содержащее два элемента И, первый элемент ИЛИ, первый элемент НЕ и каналы, а в каждом канале два триггера, три элемента И, причем единичные выходы первого и второго триггеров каналов соединены с первыми входами соответственно пер,вого и второго элементов И своего канала, выход первого элемента И каждого канала является соответствующимразрешающим выходом устройства, выход второго элемента И каждого канала соединен с единичным входом первого триггера своего канала, о т л и 5 ч а ю щ е е с я тем, что, с цельюрасширения функциональных возможностей путем адаптивной перестройкиструктуры устройства в зависимостиот числа ранее выполненных запросов 10 на обслуживание, оно содержит распределитель импульсов, шифратор, дешифратор, второй элемент ИЛИ, блок , из и регистров (где и - число каналов), два буферных регистра, триггер, 5 элемент задержки, третий элемент И,второй элемент НЕ, и узлов управления, каждый из которых содержит четыре элемента И, два элемента НЕ,элемент ИЛИ и триггер, а в каждом щ канале счетчик, причемтактовый входустройства соединен с вторым входомпервого элемента И каждого канала ис входом распределителя импульсов,третий вход первого элемента И каждого канала соединен с соответствующим выходом дешифратора, выход первого элемента И каждого канала соединен с нулевым входом первого триггера своего канала, второй вход второго элемента И каждого канала соединен с соответствующим выходом распределителя импульсов, выход второгоэлемента И каждого канала соединенс первым входом третьего элемента Исвоего канала, с нулевым входом втоЗ 5 рого триггера своего канала и с соответствующим входом шифратора, запросные входы устройства соединены с единичными входами вторых триггеров и ссо счетными входами счетчиков соот ветствующих каналов, выходы переполнения счетчиков всех каналов соединены с входами первого элемента ИЛИ,информационный выход счетчика каждогоканала соединен с вторым входом тре тьего элемента И своего канала, выходы третьих элементов И всех каналовсоединены с первым информационным входом первого буферного регистра, входразрешения устройства соединен с вхо О дом считывания первого буферного регистра, с первым входом первого элемента И каждого узла управления, свходом разрешения приема второго буферного регистра и через элемент задержки с единичными входами триггеров узлов управления и с нулевымвходом триггера, выход первого элемента ИЛИ соединен с входом сбросасчетчика каждого канала, выход шифратора соединен с вторым информацион- О ным входом первого буферного регистра., первый выход первого буферного, регистра соединен с первым входомвторого элемента ИЛИ и через первыйэлемент НЕ - с первым входом первого 65 элемента И, второй выход первого буферного регистра соединен с первым,входом первого элемента И каждогоузла управления и с первым входом второго элемента И, третий выход первогобуферного регистра соединен с первымвходом третьего элемента И, выход пер вого элемента И соединен с нулевымвходом триггера, единичный выход триггера соединен с вторым входом третьегоэлемента И, выход третьего элемента Исоединен с,первыми входами регистров 1 Облока регистров ,и с входом сбросапервого буферного регистра, выход второго элемента ИЛИ соединен с первымвходом второго элемента И узлов управления и с вторым входом первого элемента И, первые выходы регистров блока регистров соединены с первыми входами. третьих элементов И и через элемент НЕ, соответствующего узла управления - с вторыми входами вторых эле-ментов И соответствующих узлов управления, группа информационных выходовкаждого 1-го регистра блока регистровсоединена с группой информационныхвходов (1+1)-го регистра блока регистров, информационные входы блокарегистров соединены с группой входоввторого буферного регистра, выходвторого буферного регистра соединенчерез вгорой элемент НЕ с вторым входом второго элемента И, выход второгоЗОэлемента И соединен с входом сбросавторого буферного регистра, вторыевыходы регистров блока регистров соединены с первыми входами элементов ИЛИ соответствующих узлов управления,. выход второго элемента И каждого узла управления соединен с нулевым-входом триггера своего узла управления, единичный выход триггера каждого узла управления соединен с вторым входом третьего и первым входом четвертого элементов И своего узла управления, нулевой выход триггера каждого узла управления соединен с вторым входом элемента ИЛИ ,своего узла управления, выход элемента ИЛИ каждого узла управления соединен через элемент НЕ своего узла управления с вторым входом первого элемента И своего узла управления, выходы вторых элементов И узлов управления соединены с входами с второго до (и+1)-го второго элемента ИЛИ; выход четвертого элемента И каждого узла управления соединен с вторым входом соответствующего регистра блока регистров, выход первого элемента И каждого узла управления соединен с третьим входом соответствующего регистра блока регистров, информационные выходы второго буферного регистра соединены с входами дешифратора.. Источники информации, принятые во внимание при экспертизе1, Авторское свидетельство СССР Р 363977, кл. С 06 Р 9/46, 1972.2, Авторское свидетельство СССР В 652562, кл. С 06 Е 9/46, 1977 (прототип).970371 евеКорректор Н. Бур дактор В.Пилипен Тираж 7,31Государственного комитеелам изобретений и откры Москва, Ж, Раушская н Заказ 8389 л ПП ВНИИ по 3035