Мультиплексный канал

(22)Заявлено 28.11.80 (21) 3211375/18-24 (51)М. Кл. С 06 Г 3/04 с присоединением заявки Лв Гееударстмниый комитет СССР(23) Приоритет ио делам изобретений и открытийДата опубликования описания 07,09,82 2) Авторы изобретен И. Ииролюбский и В. В. Куван 71) Заявител) ИУЛ ЕКСНЫЙ КЮАЛ Изооретение ьной технике тносится к вычислии предназначено длявычислительных систеной сетью периферийиспользованиямах о. разветвл ых устроис Из вест налы сод ления, уз ративной ром, ре (регист управля са данн память операци ленные ис-и х,одк и общими магистрОбмен инфор ствах между пе ствами и памят водится путем начальных адре режимов обмена ы мультиплексные каржащие устройство управы связи (стыковки) с опеамятью (ОЗУ) и процессотр связи с интерфейсом реобразователь), регистры го слова, текущего адретекущего счетчика данных аналое, регистр кода указателей. Все перечисы и регистры соединены салями.мацией в этих устройриферийными устрой- ью процессорапроиз" настройки,т.е. выдачи сов, объема массива,Недостаток этих каналов состоита ограниченной области .применения,вследствие невозможности обслуживания одним каналов внешних устройс-в,. имеющих разные временные диаграммы 5обмена, разные длительности сигналов обмена. В результате для каждой.группы абонентов имеющих одинаковуюдиаграмму обмена, длительность сигналов обмена, необходимо иметь своймультиплексный канал, что значитель"но усложняет системы ввода-выводав цифровых вычислительных комплексах, снижает их надежность.Наиболее близким к предлагаемомупо технической сущности, являетсямультиплексный канал, содержащий блокприема информации, группа входов которого является группой информационго ных входов канала, первый и второйвыход соединен непосредственно ичерез первый сдвиговый регистр с соответствующими информационными входами блока передачи информации, дру"гие информационные входы которогоподключены соответственно к выходамрегистра управляющего слова и второго сдвигового регистра, группа выходов - к группе информационных выходов канала, а управляющий входк первым входам блока управления,входу элемента.И-ИЛИ и первым управляющим входам коммутатора адреса,блока приема информации и узла связи с процессором, вход-выход которого соединен с магистралью обмена спроцессором, информационный выход -с информационными входами первогои второго сдвиговых регистров, регистра управляющего слова, регистра текущего адреса данных, текущего счетчика данных блока управления и через регистр номера периферийного устройства с информационным входом коммутатора адреса, группа выходов которого подключена к адреснымвходам блоков приема и передачи информации и Формирователя .синхроимпульсОВр группа ВыхОдОВ которОго яВляется группой синхросигналов канала, второй выход блок управлениясоединен с счетными входами текущего счетчика данных и регистра текущего адреса данных, выходами соединенных с соответствующими ВХОДамиузла связи с процессором и блокауправления; группа выходов которогоподключена к группе управляющих выходов канала, вторые выходы сдвиговыхрегистров соединены с соответствую 35щими входами узла связи с процессором 2.Недостаток этого устройства состоит в ограниченной области приме 40нения.Цель. изобретения - расширение области применения канала,Поставленная цель достигаетсятем, что в мультиплексном канале,45содержащем блок приема информации,группа выходов которого являетсягруппой информационных входов канала, блок передачи информации, группа выходов которого является группойинформационных выходов канала, блок50синхронизации, первая группа выходов которого является группой выходов синхронизации канала, блок управления, выход которого соединен с адресными входами блоков приема и передачи информации и блока синхрониза. -ции, регигтр сдвига, первый вхс д ивыход которого соединены соотве 1 ственно с выходом блока приема информации и информационным входом блокапередачи информации, второй входс синхронизирующим входом блока передачи информации и управляющим выходом блока синхронизации, а третийвход - с первым входом узла связис процессором и информационными входами регистра текущего адреса данныхи текущего счетчика данных, входывыходы которых подключены к магистрали ввода-Вывода канала, входам-выходам регистра сдвига и блока управления и первому входу-выходу узласвязи с процессором, второй входвыход которого является входом-выходом канала, а первый вход соединенс выходом текущего счетчика данных,управляющие входы текущего счетчикаданных и регистра текущего адресаданных и первый управляющий вход блока синхронизации подключены к группевыходов блока управления первыйинформационный вход блока синхронизации подключен к магистрали вводавывода канала, вторая группа выходов и два тактовых входа являютсясоответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй информационный входблока синхронизации, второй и третийуправляющие входы и информационныйвыход подключены соответственно кпервым и второму выходам и входамузла связи .с процессором, вход и выход блока управления соединены соответственно с первым тактовым входом канала и третьим входом регистра сдвига, а также тем, что блок управления содержит регистр управлениякоммутаторами, формирователь микрокоманд и память, первый вход-выходкоторой через узел связи с памятьюсоединен с входом-выходом блока иинформационным входом регистра управления коммутаторами, выходом под"ключенного к выходу блока, а управляющим входом - к группе выходов Формирователя микрокоманд, первый входи выход которого соединены соответственно с входом и выходом счетчика,а второй вход - с входом блока, итем, что блок синхронизации содержит коммутаторы синхроимпульсов исигналов начала обмена, адресные входы которых подключены к адресномувходу блока, группы выходов - соответственно к первой и второй группам выходов блока, а информационные9571 входы - соответственно выходам триггера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формирования длительности сигнала обмена, а единичные - соответственно с выходом элемента И-ИЛИ и первым управляющим входом блока, счетчик, управляющим входом соединенный с выходом триггера синхроимпульсов и первым уп-.10 равляющим входом блока, информационным входом - с вторым информационным входом блока, а выходом - с первым входом элемента И-ИЛИ и информационным выходом блока, выход элемен та И-ИЛИ подключен к первым входам узлов формирования длительности сигналов обмена и частоты обмена, вторые входы которых соединен с информационными .входами блока и регист ра задержек, а третьи входы - с первыми управляющими входами блока и регистра задержек, вторым управляющим входом подключенного к выходу элемента .И, первый вход которого сое динен с вторым тактовым входом блока. и четвертым входом узла формирования длительности сигнала обмена, а второй - с выходом триггера разрешения, единичный и нулевой входы которого 5 О соединены соответственно с вторым и первым управляющими входами блока, второй, третий, четвертый и пятый входы элемента И-ИЛИ соединены соот ветственно с выходами узла Формирования частоты обмена, регистра задержек, третьим управляющим и первым тактовым входами блока, а также тем, что узел формирования длительности сигналов обмена содержит сдвиговый регистр, выходом и тактовым входом соединенный соответственно с выходом и четвертым входом узла, а группой входов - с группой выходов буферного регистра, входы которого являются соответственно вторым и третьим входами узла, и элемент И, входами соединенный соответственно с первым и третьим входами узла, а выходом - с управляющим .входом регистра сдвига,50На чертеже представлена блочная схема мультиплексного канала.Иультиплексный канал содержит регистр 1 текущего адреса данных, текущий счетчик 2 данных, регистр 3 сдвига, узел 4 связи с процессором,55 представляющий собой, например устройство мультиплексирования информации, принимаемой и процессора и се 99 6лектирования информации, выдаваемой в процессор, память 5 канала узел 6 связи с памятью, например представляющий собой счетчик с управлением,Формирователь 7 микрокоманд, выполненный, например на кольцевом сдвигающем регистре и формирующий микрокоманду при наличии единицы в соответствующем триггере кольцевого регистра, счетчик 8, триггер 9 начала обмена, триггер 10 разрешения, триггер 11 синхроимпульсов, входной триггер 12, коммутаторы 13- 16 соответственно входной информации, выходной информации, синхроимпульсов и сигналов начала обмена, узел 17 формирования длительности сигналов обмена, регистр 18 сдвига, буФерный регистр 19, регистр 20 задержки, узел 21 формирования частоты обмена, состоящий из регистра 22 сдвига и буферного регист ра 23, регистр 24 управления коммутаторами, элементы И 25-27, элемент И-ИЛИ 28,шины 29 микрокоманд, шины 30 адреса, магистрали 31-33 связи с. процессором, ввода-вывода (связи с регистрами) канала и связи с памятью,тактовые шины 34 и 35 канала, информационных групп входов 36 и выходов37, группы выходов 38 синхроимпульсов и группы запускающих выходов 39.Блок 40 приема информации содержит коммутатор 13 входной информации и входной триггер 12, а блок 41передачи информации - коммутатор 14выходной информации и элемент И 25.Блок 42 управления включает формирователь 7 микрокоманд, узел 6 связи с памятью 5 и регистр 24 управпения коммутаторами. Блок 43 синхронизации состоит из счетчика 8, коммутатора 15 и триггера 1 1 синхроимпульсов, коммутатора 16 и триггера 9 сигнала начала обмена, элементов И 27 и И-ИЛИ 28, узла 17 Формирования длительности сигналов обмена, включающего регистр 18 .сдвига,буферный регистр 19 и элемент И 26,триггера 10 разрешения и регистра20 задержек и узла 21 формированиячастоты обмена.Устройство работает следующим образом,В память 5 (встроенное запоминающее устройство) канала предваритепьно из процессора через магистралив соответствующие ячейки записивают"ся коды настройки канала на обмен сподключенными периферийными устрой 957199 815 ю 25 35 4 О 45 50 уД 5 30 ствами. Эти коды для каждого периферийного устройства содержат информацию о начальном адресе ячейки массива оперативной памяти (ОЗУ) процессора куда переписывается информация или откуда считывается информация, длине массива, адресе данного периферийного устройства, длительности импульсов обмена, длитель- ности задержки между импульсом начала обмена и первым синхроимпульсом слова, частоте обмена, сигнале начала обмена, Коды для каждого периферийного устройства в памяти 5 располагаются в порядке перечисленном выше, Для инициирования обмена с каким-либо периферийным устройством процессор выдает в канал начальный адрес массива, в котором находятся коды настройки канала на обмен с этим периферийным устройством. Начальный адрес массива памяти 5 записывается в узел 6, который выполняет считывание кодов настройки из памяти, Одновременно со считыванием кодов настройки формирователь 7 команд организует выдачу микрокоманд строго в определенной последовательности и строго определенного количества, по которым считываемые коды записываются соответственно в регистр 1 текущего адреса, текущий счетчик 2, регистр 24, буферный регистр 19, в регистр 20 задержки, в буФерный регистр 23 Последняя микрокоманда Формирует сигнал начало обмена, который поступает на триггер 9 и через элемент И 26 на входы регистра 18 сдвига, переписывая тем самым код длительности импульсовобмена из буферного регистра 19 в регистр 18 сдвига. Код длительности и импульсов обмена представляет собой единицу в одном определенном разряде и нули в остальных разрядах. Единица в разряде определяет длительность импульсов обмена.Сдвигаясь в регистре 18 сдвига она сбрасывает триггер 9 начала обмена и триггер 11 синхроимпульсов, определяя длительность импульсов обмена. Сигнал начала обмена поступает на коммутатор 16 и в зависимости от кода в регистре 24 проходит на соот ее т от вующую шину обмена с пе рифери йным устройством. Микрокоманда, формир ющая сигнал начала обмена, также взводит риг гер 10 разрешения, который разрешает прохождение тактовых импульсов на регистр 20 задержки.Сдвиг единицы, записанной в определенный разряд регистра 20 задержки,определяемой кодом настройки, задается время задержки между сигналомначала обмена и первым синхроимпульсоы. При наличии единицы в последнем разряде регистра 20 тактовый импульс проходит на выход ячейки ИИЛИ 28 и взводит триггер 11 синхроимпульсов, одновременно запуская узел17 Формирования длительности сигналов обмена, На выходе триггера 11синхроимпульсов сформируется синхроимпульс, который пройдет черезкоммутатор 15 в соответствии с кодом, записанным в регистр 24, и выйдет на соответствующую магистральобмена с периферийным устройством.Тактовый импульс с выхода ячейкиИ-ИЛИ 28 поступает на входы регистра 22 сдвига, переписывая в наго коднастройки с буферного регистра 23.Сдвиг единицы этого кода определяетчастоту выдачи синхроимпульсов каналов, Синхроимпульсы одновременнопоступают в регистр 3, выдвигая изнего информацию или вдвигая информацию и на счетчик 8, который определяет число синхроимпульсов в словеобмена,Сигнал переполнения счетчика 8поступает в узел 4, который по этомусигналу организует обмен с процессором в режиме непосредственного доступа к ОЗУ с начальным адресом ячейкимассива, записанным в регистре 1 иобъемом массива, записанным в текущем счетчике 2. В режиме записи информации в периферийные устройстваинформация из ОЗУ записывается врегистр 3, а в режиме чтения из периферийных устройств информация изрегистра 3 записывается в ОЗУ.Для осуществления обмена с другимпериферийным устройством процессорвыдает в канал начальный адрес массива памяти 5 этого периферийногоустройства.и процесс работы каналапроисходит аналогично.Таким образом, предлагаемый мультиплексный канал обеспечивает возможность обслуживания периферийных устройств с различными временными диаграммами обмена и различными длительностями сигналов обмена путемввода в память канала для каждого периферийного устройства кодов определяющих временные параметры обмена.957199 1 О ного к выходу элемента И, первый входкоторого соединен с вторым тактовымвходом блока и четвертым входом уэ"ла формирования длительности сигналовобмена, а второй " с выходом триггера разреаения, единичный и нулевойвходы которого .соединены соответственно с вторым и первым управляющимивходами блока, второй, третий, четвер"тый и пятый входы элемента И-ИЛИ сое-динены соответственно с выходами узлаФормирования частоты обмена, регистразадержек, третьим управляющим и первым тактовым входами блока. Формула изобретения1. Мультиплексный канал, содержащий блок приема информации, группа входов которого является группой информационных входов канала, блок передачи информации, группа выходов которого является группой информационных выходов канала, блок синхронизации, первая группа выходов которого является группой выходов синхрониза ции канала, блок управления, выход которого соединен с адресными входами блоков приема и передаци информации и блока синхронизации, регистр сдвига, первый вход и выход которого 15 соединены соответственно с выходом блока приема информации и информационным входом блока передачи информации, второй вход - с синхронизирующим входом блока передачи информа- г 0 ции и управляющим выходом блока синхронизации а третий вход - с первым входом узла связи с процессором и информационными входами регистра текущего адреса данных и текущего 25 счетчика данных, вход,-выходы которых подключены к магистрали ввода- вывода канала, входам-выходам регистра сдвига и блока управления и первому входу-выходу узла связи с процессором, второй вход-выход которого является входом-выходом канала, а первый вход соединен с выходом текущего счетчика данных, управляющие входы текущего счетчика данных35 и регистра текущего адреса данных и первый управляющий вход блока синхронизации подключены к группе выходов блока управления, о т л и ч а ю щ и й с я тем, что, с целью40 расширения области применения канала, первый информационный вход блока синхронизации подключен к магистрали ввода-вывода канала, вторая группа выходов и два тактовых входа яв 45 ляются соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй информационный вход блока синхронизации, второй и третий управляющие входы и информационный выход подключены со 50 ответственно к первому и второму выходам и входам узла связи с процессором, вход и выход блока упраапения соединены соответственно с пер". вым тактовым входом канала и третьим входом регистра сдвига.2. Канал по и. 1, о т л и ч аю щ и й с я тем, цто блок управле" ния содержит регистр управления коммутаторами, формирователь микрокоманд и память, первый вход-выход которой церез счетчик соединен с входом-выходом блока и информационнымвходом регистра управления коммутаторами, выходом подключенного к выходу блока, а управляющим входом - кгруппе выходов Формирователя микрокоманд, первый вход и выход которогосоединены соответственно с входом ивыходом счетчика, а второй вход - свходом блока. 3. Канал по и. 1, о т л и ч аю щ и й с я тем, цто блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные входы которых подключены к адресному входу блока, группы выходов - соответственно к первой и второй группам выходов блока, а информационные входы - соответственно к выходам триггера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формирования длительности сигнала обмена,а единичные - соответственно с выходом элемента И-ИЛИ и первым управляющим входом блока, счетчик, управляющим входом соединенный с выходом триггера синхроимпульсов и первым управляющим входом блока, информационнымвходом - с вторым информационным входом блока, а .выходом - с первым вхо"дом элемента И-ИЛИ и информационнымвыходом блока, выход элемента Ц-ИЛИподклюцен к первым входам узла формирования длительности сигналов отме"на и частоты обмена, вторые входы которых соединены с информационнымивходами блока и регистра задержек,а третьи входы - с первыми управляющими входами блока и регистра задержек, вторым управляющим входом подключенПИ Заказ 6599/37 Тираж 731 Подписно Патент", г, Ужгород, ул. Проектная,Филиал 11 957ч. Канал по пп, 1 и 3, о т л ич а ю щ и й с я тем, что узел формирования длительности сигналов обмена содержит сдвиговый регистр, выходом и тактовым входом соединенный %соответственно с выходом и четвертымвходом узла а группой входов - сгруппой входов буферного регистра,входы которого являются соответственно вторым и третьим входами узла, иэлемент И, входами соединенный соответственно с .первым и третьим входами узла, а выходом - с управляющим входом регистра сдвига,5. Канал по пц, 1 и 3, о т л и -ч а ю щ и й с я тем, что узел фор 199 2мирования частоты обмена содержитбуферный регистр и регистр сдвига,выход которого является выходом блока,а первая группа входов соединена свыходами буферного регистра, входыкоторого являются вторым и третьимвходами блока, вторая группа входоврегистра сдвига является первым входом блока.Источники информации,принятые во внимание при экспертизе1. Карцев М.А. Архитектура ЦВМ.М "Наука", 1978,3.2,2.2, Авторское свидетельство СССРМ 769522, кл. С 06 Г 3/04, 1978