Запоминающее устройство

) 2928561/ Я 11 С 11 присоединением заявки М23) Приоритет ударетеижыХ квинтетСССРделан изабретениХи атерытвХ 53 УДК 681.327 088. 8).Опубликовано 1,5. 82. Бюллетень Мя описания 17, О а опублнков(72) Авторы изобретен Палагин и П. Боюн, А абел Ордена Ленина институт бернетики АН 71) Заявите(5 Й) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО 2и соответствующим адресным входам, регистр слова ю коммутатор, одни из входов которого соединены с шиной управления, другие входы " с информа" ционными входами устройства, а выхо" ды коамутатора соединены соответст". венно со входами регистра слова 2Недостатками этого устройства являются невозможность применения е для решения задач, оперирующих таблицами, например, задач матричной алгебры и инФормационно-логических, так как оно не обеспечивает возможность параллельного чтения/записи одноименных разрядов слов в смежных ячейках памяти за один цикл работы, а также низкое быстродействие. го остатком изве яется невозмо я решения инфо и других зад тного устройстность применения рмационно-логич, оперирующих ва явл его дл ческих таблицНаи це шение облас обеспми.олее близким к данному из минающее уст оразрядные б но соединенн техническим ребретению являетойство, содержаоки памяти, пае по управляющим шением ся зап щее од раллел и зап смеж Изобретение относится к запоминающим устройствам и может быть использовано для создания систем оперативной памяти для решения информационно- логических задач.Известно запоминающее устройство,5 содержащее одноразрядные блоки памяти, параллельно соединенные по адрес" ным шинам и управляющим шинам "Чтение/запись" и "Выбор кристалла", при" чем информационное слово подается параллельно на информационные входы и считывается с выходов блоков памяью изобретения является повыбыстродействия и расширенияиприменения устройства за счечения возможност 1 е считыванияси одноименных разрядов группх слоев за один цикл.3 92840Поставленная цель достигается тем, что в запоминающее устройство, содер-. жащее одноразрядные накопители, параллельно соединенные по соответствующим адресным и управляющим входам, и коммутатор, одни из входов которого подключены к информационным выходам одноразрядных накопителей, управляющие входы коммутатора соединены с управляющими входами одноразрядных накопителей и являются одними из управляющих входов устройства, а другие входы коммутатора являются информационными входами устройства, введены распределитель информационных сиг налов и элементы НЕРАВНОЗНАЧНОСТЬ, одни из входов которых являются одними из адресных входов устройства и соединены с управляющими входами распределителя информационных сигналов и адресными входами первой группы адресных входов одноразрядных накопителей, адресные входы второй группы адресных входов которых подклю. цены к выходам элементов НЕРАВНОЗНАЧ НОСТЬ, другие входы которых являются другими управляющими входами. устройства, адресные .входы третьей группы адресных входов одноразрядных накопителей являются другими адресными входами устройства, .входы распределителя информационных сигналов подключены к выходам коммутатора, а выходы соединены с информационными входами одноразрядных накопителей и являются информационными выходами устройства.При этом распределитель информационных сигналов целесообразно выполнить содержащим коммутаторы, причем х-тый информационный вход 1-го коммутатора подключен к ( + ).-му вхо 40 ду распределителя (где 1 й и 3 (п,а . й-число одноразрядных накопителей), управляющие входы и выходы коммутаторов являются соответственно управляющими входами и выходами распределите"45 ля информационных сигналов.На Фиг. 1 изображена функциональная схема предложенного устройства;на фиг, 2 - функциональная схема наи- более предпочтительного варианта выполнения распределителя информационных сигналов; на фиг, 3 - пример записи информации, в одноразрядные накопители емкостью по и ячеек каждый.На Фиг. 1 обозначены одни из адресных входов 1 0 - 1 К 1, предназначенные для подачи младших разрядов адреса в устройство (где 1 - число 8 4младших, разрядов адреса), другйе адресные входы 11 - 1 , предназначенные для подачи старших разрядов адреса (где в - количество разрядов адреса и 0 6 К (а), одни из управляющихвходов 2 и 3, информационные входы4 о - 4 п , информационные выходы 5 о 5и другие управляющие входы 6устройства.Устройство содержит (см. Фиг. 1)одноразрядные накопители 7 о - 7 п 1,элементы 8 НЕРАВНОЗНАЧНОСТЬ, коммута.тор 9 и распределитель 10 информационных сигналов.При этом распределитель 10 информационных сигналов выполнен содержащим (см. Фиг. 2) коммутаторы 11,11 я.1. На фиг. 2 обозначены выходы12- 12 п , управляющие выходы 13 О -13 к и информационные входы 14 -14распределителя информационных сигналов.Количество одноразрядных накопителей и = 2 , где К - число младшихразрядов адреса,Порядок подключения одних из адресных входов 1 О - 1 к 1 и выходов элементов 8 НЕРАВНОЗНАЧНОСТЬ к адреснымвходам первой и второй групп адресных входов накопителей 7 о - 7 1 определяется следующим алгоритмом: на-ый (где С,- (К адресныйвход каждого из накопителей 7 О -7 п 1подключается либо адресный входесли 2 р = О, либо -ый выход элемента 8 НЕРАВНОЗНАЧНОСТЬ, если 2 = 1,где 2 Е = 2 к 221 2 о - двоичныйкод порядкового номера накопителя7 а 7 п Распределитель.10 инФормационныхсигналов конструктивно может бытьвыполнен на серийно выпускаемых коммутаторах КП 1 серии К 155, а одноразРЯдные накопители 7 о - 7 п 1 - на полупроводниковых интегральных схемах,На Фиг. 3 обозначены количестваячеек п каждого .иэ одноразрядных накопителей 7 о - 7 1 и записанные вних информационнйе слова Ь 1 - Ьп,со о 1 1 п 11 1 п у 1и К 1 ЮдвУстройство работает следующим образом,Возможны четыре режима работыпредложенного устройства: 1) записьинформационного слова, 2) чтение информационного слова; 3) запись одноименных разрядов смежных слов; 4) чте928408 О. -.ООО О .001Д 1 1 формула изобретения ние одноименных разрядов смежныхслов.Режимы отличаются друг от другалишь комбинациями управляющих сигналов на входах 3 и 6 (см. фиг. 1).Поэтому для уяснения принципа работы устройства достаточно рассмотретьрежимы первый и четвертый.Описывая работу устройства, будемлогически представлять его как линейную последовательность элементарныхматриц битов размерностью пХ и, Соот, ветственно логический адрес ячейки запоминающего устройства указывается двумякодами, определяющими номер мат рицы би- Итов (код А) и номер ячейки в данной матрице (код Ац ), причем младшие К разрядов физического адреса, поступающие на входы 1 р - 1, и являются новмером ячейки (А ) в матрице битов, 20а код А равен коду старших разрядовадреса,Распределитель 10 осуществляет перестановку битов информационного слова следующим образом: при подаче на 2511его управляющие входы кода А онперегруппировывает биты информационного слова в следующем порядке: битс его -го входа направляется на(1 ф Л") -ый выход, Например для ЗВшестнадцатиразрядного блока перестановки битов при А = 1110 информационное слово .(аа 1 ааа 4 аааава ара 11 а,1 аа 4 а ф будет перегруппировано в слово (аМа 1 а 4 а 4 а 10 а 11 аваа 3а а 4 а 5 ааара 4Режим первый. Сигнал на управляющем входе 6 равен "0", На адресныеи инФормационные входы устройствасоответственно поступают адрес и информа ционное слово, Посколь ку сигнална входе 6 равен нулю, то адрес наадресные входы накопителей рпроходит без изменения. Распределитель 10 под воздействием кода Ац, азпоступившего на его управляющие входы 13- 13 к (см. фиг. 2), настроится на перестановку битов в таком режиме, что бит на его 1-ом информационном входе направлен на (1 + А 1)-ый увыход. По сигналу "Чтение/запись",равному "единице", слово с информационных входов 4 р - 4 т, 1 (см. фиг 1),пройдя через коммутатор 9 и распределитель 10, поступит на информационныевходы накопителей 7 о -1 и будетзаписано в него, как это показано нафиг, 3. бРежим четвертый. Сигнал на управляющем входе 6 (см. фиг. 1) равен "1", Исходное состояние сигнала "Чтение/ /запись"на входах 2 и 3 - "нуль", что соответствует режиму чтения, На все адресные входы 1 о - 1 (см. фиг.1) подается адрес считываемой ячейки. Элементы 8 НЕРАВНОЗНАЧНОСТЬ на своих выходах содержат код младших разрядов адреса А" .Следовательно, на адресные входы первой и второй групп адресных входов накопителей р - 7 лпоступит код (Ли ф 2), где 2 -двоичный код позиции накопителя.На остальные адресные входы нако" пителей 7 р - п 1 код А старших разрядов адреса пройдет .без. изменения. Распределитель 10 в зависимости от кода А", на его управляющих входах 13 1 - 131, (см, фиг. 2) настроится на соответствующую перестановку битов считанного слова,то есть при подаче адреса на информационных выходах накопителей 7 о -1(см. фиг. 1) появится слово ( сЬ, е 1 д , . ыу ) (см. фиг, 3), на иск рмационных выходах 5 о - 5 п(см. фиг, 1) устройства появится слово (Ьсйе у ю 1) (см, фиг. 3).Таким образом устройство может реализовать ряд новых алгоритмов как для науцно-технологических так и информационно-лоических задач, используя принцип обработки информационных слов параллельно по словам и последовательно по разрядам.Технико-экономические преимущества предложенного устройства заключаются в повышении быстродействия и расширении области применения устройства эа счет обеспечения считывания/ /записи параллельно по словам одноименных разрядов слов в смежных ячейках памяти эа один цикл работы. Запоминающее устройство, содер" жащее одноразрядные накопители, параллельно соединенные по соответствую" щим адресным и управляющим входам, и7 9284 коммутатор, одни из входов которого подключены к информационным входам одноразрядных накопителей, управляющие входы коммутатора соединены с управляющими входами одноразрядных з накопителей и являются одними из управляющих входов устройства, а другие входы коммутатора .являются информационными входами устройства, о тл и ч а ю щ е е с я тем, что, с це лью повышения быстродействия и расширения области применения устройства за счет обеспечения возможности считывания и записи одноименных разрядов групп смежных слов за один цикл 3 оно содержит распределитель информационных сигналов и элементы НЕРАВНО" ЗНАЧНОСТЬ, одни иа входое которых являются одними из адресных входов устройства и соединены с управляющими го входами распределителя информационных сигналов и адресными входами первой группы адресных входов одноразрядных накопителей, адресные входы второй группы адресных входов кото- .з рых подключены к выходам элементов НЕРАВНОЗНАЧНОСТЬ, другие входы которых являются другами управляющими вхо 08 8,дами устройства, адресные входы третьейгруппы адресных входов одноразрядных накопителей являются другими адресными входами устройства, входы распределителя информационных сигналов подключены к выходам коммутатора, а выходы соединены с информационными входами одноразрядных накопителей и являются информационными выходами устройства.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что распределитель информационных сигналов, содержит коммутаторы, причем 1-ый информационный вход 1-го коммутатора подключен к 1 Ф 5 )-му входу распределителя где 1и ии, а и-число -,акопителей),управляющие входы и выходы коммутаторов являются соответственно управляющими входами распределителя информационных сигналов. Источники информации,принятые во внимание при экспертизе .Электроника. 1973, Р 7, с, М:2. Авторское свидетельство СССРпо заявке М 2863208/18-24,кл. Я 11 С 15/00, 03.0 1.80 1 прототип),