Фазовый детектор

. в н зобретен 4овский ордена Ленина политехнический институт4ф) ФАЗОВЫЙ ДЕТЕКТО обре в ч мовым лжны комбиектор еских и два содер-. ческих а тс аз Из тение относится к радиотехнике, астности к фазо детекторам, и жет быть использовано в различных радиотехнических устройствах для определения разности фаз срав ниваемых сигналов.Известен фазовый детекторжащий три триггера, два логиэлемента ИСКЛЮЧА 10 ЩИЕ ИЛИ и фильтр нижних частот 11.Недостатком известного фазового детектора является низкая надежность. Это объясняется тем, что при совпадении во времени обоих сравниваемых сигналов на установочные входы Р 5- триггера одновременно поступают одинаковые установочные потенциалы, и триггер принимает неопределенное состояние. Поэтому логические устройства на основе Р 5-триггеров, выполненных на логических элементах ИЛИ-НЕ, должны строиться с учетом исключения комбинации сигналов Р 5 = =1, а логические устройства на основе Р 5-триггеров, выполненныхлогических элементах И-НЕ, дстроиться. с учетом исключеиинации сигналов Р=5 О,Известен также фазовый десодержащий триггер, два логичэлемента И-НЕ, два инвертораэлемента совпадения 12. Недостаток известного фазового детектора состоит в том, что для обеспечения достаточной точности определения разности фаз Необходимо, чтобы длительности импульсов во входных последовательностях были одинаковыми. Кроме того, для но мальной работы указанного фазового детектора необходимо, чтобы оба входных сигнала перекрывались во в мени. В противном случае триггер. зового детектора не устанавливае в единичное состояние, то есть ф вый детектор не реагирует на разно фаз сравниваемых сигналов.8859 23 ЭО Наиболее близким к предлагаемому по технической сущности является фазо. вый детектор, содержащий интегратор, первый и второй 2 -триггеры, прямой выход которых соединен с первым вхо 5 дом соответственно первого и, второго логических элементов И-НЕ, выход которых соединен с нулевым входом соответствующих 2 -триггеров 31.В данном Фазовом детекторе для возможности определения разности фаз двух коротких сравниваемых импульсов, не совпадающих во времени, длительность сравниваемых импульсов увеличивается формирователями импульсов, подсоединенными .ко входам фазового детектора, что ограничивает возможность определения разности фаз сравниваемых сигналов в широком диапазоне частот, то есть он становится непригодным при изменении частот сравниваемых сигналов в широком диапазоне. А соединение в известном фазовом детекторе прямых выходов Ю-триггеров со входами интегратора накладывает жесткие требования к разности потенциалов триггеров как в нулевом, так и в единичном состояниях. В противном случае при определении разности фаз сравниваемых сигналов указанный Фазовый детектор вносит погрешность. Например, .если сначала первый триггер устанавливается в единичное состояние, то на выходе интегратора до прихода импульса и на второй вход Фазового детектора устанавливается определенный положительный потенциал. При поступлении сравниваемого импульса навторой вход фазового детектора второй триггер также перейдет в единичное состояние на время, равное сумме времени задержки сигнала в логическом элементе И-НЕ и в триггере. Если единичный потенциал второго триггера хоть немного больше единичного потенциала первого триггера, то на выходе интегратора появится отрицательный потенциап, свидетельствующий о том, что сигнал, поступивший на второй вход фазового детекто- БО ра идет с опережением сигнала на первом входе. Но этого не происходит. Таким образом, недостатками известного фазового детектора являются низ- ы кая точность и невозможность определения разности фаз сравниваемых сигналов в широком диапазоне частот. 4Цель изобретения - повышение точности и расширение диапазона частотсравниваемых сигналов,Поставленная цель достигается тем,что в фазовый детектор, содержащийинтегратор, первый и второй Э -триггеры, прямые выходы .которых соединеныс первыми входами соответствующихпервого и второго логических элементов И-НЕ, выход которых соединен снулевым входом соответствующих 1) -триггеров, дополнительно введены логический элемент И-НЕ, первый и второйэлементы совпадения, первый вход которых соединен с прямым выходом соответственно первого и второго 2 -триггеров; вторые входы элементов совпадения подключены к выходу дополни.тельного логического элемента И-НЕ,первый вход которого соединен со вторым входом первого логического элемента И-НЕ, с синхровходом второгоЬ-триггера и подключен к шине второго сравниваемого. сигнала, а второйсоединен со вторым входом второгологического элемента И-НЕ, с синхровходом первого 3 -триггера и подключен к шине первого сравниваемогосигнала, при этом инверсный выходпервого 3 -триггера соединен с инФормационным входом второго 1) -триггера, инверсный выход которого соединен с информационным входом первого Э -триггера, а выходы первого ивторого элементов совпадения соединены со входами интегратора,На фиг.1 приведена функциональнаясхема фазового детектора на фиг.2 эпюры напряжений, поясняющие егоработу.фазовый детектор (Фиг.1) содержитпервый 1 и второй 2 О -триггеры,первый 3 и второй 4 логические элементы И-НЕ, интегратор 5, дополнительный логический элемент И-НЕ 6,первый 7 и второй 8 элементы совпадения, шину 9 первого сравниваемогосигнала и шину 1 О второго сравниваемого сигнала. Выход 11 интегратораявляется выходом Фазового детектора.Прямой выход 3 -триггеров 1 и 2соединен с первым. входом логическихэлементов И-НЕ соответственно 3 и 4,выход которых соединен с нулевымвходом соответствующих-триггерови 2. Первый вход элементов 7 и 8совпадения соединен с прямым выходом3-триггеров соответственно 1, и 2, Вторые входы элементов 7 н 8 совпаде.ля соединены между собой и подклю"лы к выходу логического элемента И-НГ 6, первый выход которого соединен со вторым входом логического элемента И-НЕ 3, с синхровходом 2 -триггера 2 и подключен к дине 10 сравниваемого сигнала, Второй вход логического элемента И-НЕ 6 соединен со вторым входом логического элемента И-НЕ 4, с синхровходом Э -триггера 1 и подключен к шине 9 сравниваемого сигнала. Инверсный выход Э -триггера 1 соединен с информационным входом Ц триггера 2, инверсный выход которого соединен с информационным входом Э триггера 1. Выходы элементов 7 и 8 совпадения соединены соответственно с первым и вторым входами интегратора 5,При низком потенциале хотя бы на одном из своих входов на выходе логического элемента И-НЕ поддерживается высокий потенциал (элемент закрыт, а при наличии высоких потенциалов на обоих входах логического элемента И-НЕ на его выходе поддерживается низкий потенциал (элемент открыт).При наличии низкого потенциала хотя бы на. одном входе элемента совпадения на его выходе поддерживается также низкий потенциал, а при наличии высоких потенциалов на обоих входах на его выходе поддерживается высокийпотенциал.При низком потенциале на нулевом входе Э -триггера последний переходит в нулевое состояние (низкий потенциал на прямом выходе триггера) . Наличие перепада от низкого потенциала к высокому на синхровходе тригге, ра переводит его в состояние, определяемое присутствующим потенциалом на его информационном входе.Фазовый детектор работает следую щим образом. В исходном положении триггеры фазового детектора л; хг 1 лятся в нулевом состоянии. На первых зходах элемен-. тов 7 и 8 совпадения поддерживаются низкие потенциалы, поступающие с прямого выхода Р -триггеров соответственно 1 и 2. 11 а выходе указанных элементов совпадения поддерживается низкий потенцпач и на выходе интегратора 5 сигнал отсутстю ет.В момент времени 11, когда первый . сравниваемый си гналЙп г. 2 01 идет с опережением 1 тлоспт ., но второго сигЭ 0 5 20 25 30 35 нала (фиг,2 Б), триггер 1 переводитсяв единичное состояние (фиг.2),Таккак в это время еще отсутствует второй сравниваемый сигнал, то логичес-кий элемент И-НЕ 6 закрыт по первомувходу и на его выходе поддерживаетсявысокий потенциал (фиг,2 О. Поэтомуна выходе элемента 7 совпадения с установлением триггерав единичноесостояние устанавливается высокийпотенциал (джг.23), Высокий потенциалс выхода элемента 7 совпадения поступает на первый вход интегратора 5,на выходе которого формируется положительный потенциал (фиг.2 й свидетельствующий о том, что первый сравниваемый сигнал идет с опережениемотносительно второго сигнала. Припоступлении второго сравниваемогосигнала триггер 2 не меняет своегосостояния, так как на его информаци"онном входе и это время присутствует низкий потенциал, поступающийс инверсного выхода триггера 1, ана выходе логического элемента И-НЕ3 появляется низкий потенциал,фиг,2 х, так как он открыт.по обоимвходам. Низкий потенциал с выходалогического элемента И-НЕ 3 поступает на нулевой вход триггеравозвращая его в исходное состояние.К этому времени на,выходе интегратора 5 формируется положительный потенциал определенной величины, соответствующий разности фаз сравниваемых сигналов. В момент времени 1, когда передние фронты сравниваемых сигналов совпадают во времени, т,е, когда фазы сравниваемых сигналов одинаковые,триггеры 1 и 2 устанавливаются в единичные состояния (фиг,2 и Ь). В это же время на выходе логического элемента И-НЕ 6 появляется низкий уровень напряжения, так как на его первом и втором входах присутствуют сравниваемые сигналы. Нулевой потенциал с выхода логического элемента И-НЕ 6 блокирует прохождение высоких потенциалов с вь 1 ходов триггеров 1 и 2 через элементы 7 и 8 совпадение на входы интегратора 5. Таким образом, сигнал на выходе интегратора 5 в этом случае отсутствует. С установкой обоих триггеров в единичные состояния на выходе логичес- . ких элементов И-НЕ 3 и 4 появляются низкие потенциалы (фиг,2 ж,и), кото885923 Формула изобретения Соединение второго входа первого и второго логических элементов И-НЕ соответственно с шинами второго и первого сравниваемых сигналов позволяет избавиться от формирователей импульсов на входах Фазового детектора, что значительно расширяет частотный диапазон сравниваемых сигналов. Для предотвращения установки обоих триггеров в единичные состояния с целью повышения точности Фазового детектора инверсный выход первого триггера соединен с информационным входом второго триггера, инверсный выход которого, в свою очередь, соединен с информационным входом первого.триггера,Ы 2, Заявка Великобритании ,Ф 1461515, кл. Н 3 А, 1977,рыми триггеры соответственно 1 и 2возвращаются в исходное состояние В момент времени 1, когда второй сравниваемый сигнал (Фиг,2 о) идет с опережением относительно первогосигнала (Фиг,2 а)триггер 2 переводится в единичное состояние (фиг.2,3). Из-за отсутствия в это время первого сравниваемого сигнала логический элемент И-НЕ 6 закрыт по второму входу и на его 1 выходе продолжает поддерживаться высокий потенциал 1, фиг, 2 Ъ) . Поэтому на выходе элемента 8 совпадения с установлением триггера 2 в единичное состояние устанавливается высокий потенциал (Фиг.2 К),дкоторый поступает на второй вход интегратора 5. Это вызывает формирование навыходе последнего отрицательного потенциала фиг.26), свидетельствующего о том, что второй сигнал идет с опережением относительно первого сигнала. При поступлении первого сравниваемого сигнала триггер 1 не меняет своего состояния, так как на его информационном входе в это время присутствует низкий потенциал, поступающий с инверсного выхода триггера 2, а на выходе логического элемента И-НЕ 4 появляется низкий потенциал (фиг,2 Й) так как он открыт по обоим входам. Низкий. потенциал с выхода логического элемента И-Не 4 поступает на нулевой вход триггера 2, возвращая его в исходное состоянж, К этому времени на выходе интегратора 5 Формируется отрицательный потенциал определенной величины. соответствующий разности Фаз сравниваемых сигналов. Введение логического элемента И-НЕ, входы которого соединены с соответствующими шинами сравниваемых сигналов, а выход соединен с одними из входов введенных элементов совпадения, а также соединение выходов триггеров со входами интегратора через элементы совпадения также повышает точность фазового детектора. Фазовый детектор, содержаний интегратор, первый и второй Э -тригге 13ры, прямые выходы которых соединеныс первыми входами соответствующихпервого и второго логических элементов И-НЕ, выход которых соединенс нулевым входом соответствующихф 2 -триггеров, о т л и ч а ю щ и йс я тем, что, с целью повышенияточности и расширения диапазоначастот сравниваемых сигналов, в негодополнительно введены логический25элемент И-НЕ, первый и второй эле-менты совпадения первый вход которых соединен с прямым выходом соответственно первого и второго Р -триггеров, вторые входы элементов сов-,фф падения подключены к выходу дополнительного логического элемента И-НЕ,йервь вход которого соединен со вто,рым входом первого логического элементаИ-НЕ, с синхровходом второго3 ) -триггера и подключен к шине второго сравниваемого сигнала, а второйсоединен со вторым входом второгологического элемента И-НЕ, с синхровходом первого 3 -триггера и подююфо чен к шине первого сравниваемогосигнала, при этом инверсный выходпервого 2 -триггера соединен с информационным входом второго Г) -триггера,инверсный выход которого соединенф с информационным входом первого Я -триггера, а выходы первого и второгоэлементов совпадения соединены совходами интегратора,0 Источники информации,принятые во внимание нри экспертизе 1, Заявка Великобритании У 1462408, кл. Н 3 А, 1977.885923 а) и и Составитель С, МорозовРедактор Л. Горбунова Техред Е.Харитончик . Корректор А. Дзячк к писно 4 Фи П 10536ВНИИПИП13035 6 Тираж 7 Государственного делам изобретениГ Москва, Ж, Ра 35 комитета СС и открытийушская наб ТГПатент , г, Ужгород, ул. Проектная, 4