Логическое запоминающее устройтво

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсиикСоциалистичесиииРеспублик(5)М, Кл. 6 11 С 15/00 Гооударстеаииый комитет пп делам изобретеиий и открытийДата опубликования описания 25.08,81( 54) ЛОГИЧЕСКОЕ ЗАПОМИН ЕЕ УСТРОИСТ для а устр вход ства являетс жнос ть еским рештся устройстимпульсов,етчик адреса, оторэх соедиИзобретение относится к запоминающим устройствам и может бэть использованонализа комбинаций двоичного кода.Известно логическое. запоминающееойство, содержащее регистр сдвиганого сигнала, прямой выход каждого разряда которого соединен с первым входом одного из элементов И, выходы которэх соединены с соответствующими шинами считэвания запоминающего устройства (ЗУ) на магнитнэх сердечниках, в которое постоянно зашитэф эталоны, а вторые входы объединены между собой и на них поданы импульсы считътвания, причем выходы ЗУ подключены к порог. вым устройствам Недостатком этого устрего сложность и низкая надНаиболее близким техничнием к предлагаемому являво, содержащее генераторэлементы ИЛИ, триггер, счрегистр, два ЗУ, выходэ. к ненэ с соответствующими входами схемы сравнения и элемент И Г 2 .Недостатком известного устройства является то, что схема сравнения включается только ври накоплении в одном из ЗУ определенного объема информации, что снижает надежность обнаружения ааданнэх признаков.Бель изобретения - повышение надежности устройства.Поставленная цепь достигается таи, что в логическое запоминающее устройство, содержащее генератор импульсов, зле ментэ ИЛИ, триггер, первый счетчик адреса, регистр вдреса, накопители, схему сравнения и элемент И, .причем первые входы элементов ИЛИ соединены с первэм входом триггера, вторые входы первого элемента ИЛИ и триггера подключенэ ко входу синхронизации устройства, выход первого элемента ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключенэ к выходам регистра адреса, а вэхо3 858 ды - ко входам установки адреса первого накопителя, управляющий вход которого подключен к выходу триггера, а информационный вход юляется входом устройства, выходы первого и второго накопителей соединены соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, введены третий накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирователь импульсов и блок запйси эталонных импульсов, причем первый вход формирователя импульсов подключен к выходу генератора Импульсов, второй входк установочному входу счетчика совпадений и входу синхронизации устройства, а выход - к первому входу первого элемента ИЛИ, входы первого дещифратора соединены с выходами первого счетчика адреса а выход первого дешифратора подключен ко второму управляющему входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с ад ресным входом первого накопителя, первый и второй выходы блока записи эталонных импульсов подключены ко второму входу второго элемента ИЛИ и ко входу регистра адреса соответственно третий ЗО выход соединен с информационным входом второго накопителя, четвертый выход - с управляющими входами второго и третьего накопителей, а пятый выход - с инРормационным входом третьего накопителя,з 5 адресные входы второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом второго элемента ИЛИ и первым управляющим входом второго счеч,40 чика адреса, входы которого подключены к. выходам регистра адреса, а выходыко входам установки адреса второго и третьего накопителей и входам второго дешифратора, выход которого соединен45 со вторым управляющим входом второго счетчика адреса, выход третьего накопителя подключен ко второму входу элементаИ, выход которого соединен со входом счетчика совпадений, выходы которого подключены к одним из входов первого порогового элемента, другие входы которого соединены с выходами второго .порогового элемента, а выход является55 выходом устройства. На чертеже приведена структурнаясхема предлагаемого устройства. 104 4Устройство содержит генератор 1 импульсов, формирователь 2 импульсов, первый 3 и второй 4 элементы ИЛИ, триггер5, первый счетчик 6 адреса, первый 7 и второй 8 элементы линии задержки, второй счетчик 9 адреса, регистр 10 адреса, первый 11 и второй 12 дешиф-, раторы, первый 13.и второй 14 накопители, имеющие соответственно входы 15 и 16 установки адреса, информационные входы 17 и 18, управляющие входы 19 и 20 и адресные входы 21 и 22, схему 23 сравнения, третий накопитель 24 со входом 25 установки адреса информаци- онным 26, управляющим 27 и адресным 28 входами, элемент И 29, счетчик 30 совпадений, первый пороговый элемент 31 со входами 32 и 33, второй пороговый элеМент 34 и блок 35 записи эталонных импульс,ов с выходами 36-40.Первые входы первого 3 и второго 4элементов ИЛИ соединены с первым входом триггера 5. Вторые входы первого эле мента ИЛИ 3 и триггера 5 подключены ко входу синхронизации устройства, Выход первого элемента ИЛИ 3 соединен с первым управляющим входом первого счетчика 6 адреса входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 15 установки адреса первого накопителя 13, управляющий вход 19 которого подключен к выходу триггера 5, а информационный вход 17 является входом устройства, Выход первого 13 и второго 14 накопителей соединены соответственно со входами схемы 23 сравнения, выход которой подключен к первому входу элемента И 29. Первый вход формирователя 2 импульсов подключен к выходу генератора импульсов 1, второй вход - к установочному входу счетчика 30 совпадений и входу синхронизации устройства, а выход - к первому входу первого элемента ИЛИ 3, Входы первого дешврратора 11 соединены с вывходами первого счетчика 6 адреса, а выход первого дешифратора 11 подключен ко второму управляющему .входу первого счетчика 6 адреса. Вход первого элемен- та 7 задержки соединен с выходом первого элемента ИЛИ 3 а выход - с адресным входом 21 первого накопителя 13. Первый 36 и второй 37 выходы блока 35 записи эталонных импульсов подключены ко второму входу второго элемента ИЛИ 4 и ко входу регистра 10 адреса соответственно, третий выход 38 соединен с информационным входом 18 второго нако5 858104 бпителя 14, четвертый выход 39 - с управ- нации учитывается при ачализе принимаеляющим входом 20 второго накопителя 14 мой комбинации, и принимает значениеи.управляющим входом 27 третьего накопи" "0 в противном случае.теля 24, а пятый выход 40 - с информе- При этом с четвертого выхода 39ционным входом 26 третьего накопителя 5 блока 35 записи эталонных импульсов на24, Адресные входы 22 и 28 соответст управляющие входы 20 и 27 соответственвенно второго 14 и третьего 24 накопи- но второго 14 и третьего 24 накопите,телей подключены х выходу второго эле- лей подается потенциал соается потенциал, соответствующиймента 8 задержки, вход которого соеди- Режиму Запись. С третьего 38 и пятогонен с выходом второго элементе ИЛИ 4 10 40 входов блока 35 поступоступают синхроннои первым управляющим входом второго в последовательном ходе сооходе соответственносчетчика 9 адреса, входы которого под- не информационные вход 18 второго накоключены к выходам регистре 10 адреса,пителя 14 и вход 26 третьего накопителяа выходы - ко входам 16 установки ад этелонная комбинация и комбинацияреса и 25 соответственно второго 14 и 15 маски, которые сопровождаются сикхротре 1 ьего 24 накопителей и входам второ- импульсами, поступающими с первого выго дешифратора 12, выход которого со ходе 36 блока 35 записи эталонных имединен со вторым управляющим входом пульсов через второй элемент ИЛИ 4 навторого счетчика 9 адресе, Выход треть- входы второго счетчика 9 адреса и второего накопителя 24 .юдключен ко второму 20 го элемента 8 задержки. Двоичное числовходу элемента И 29, выход которого со- в Разрядах второго счетчика 9 адресаединен со входом счетчика 30 совпадений определяет номер ячейки во втором 14 ивыходы которого подключены к одним из тРетьем 24 накопителях, в которую ввходов 32 первого порогового элемента денный момент записывается бит соотвев 31, другие входы 33 которого соединены 25 ственно эталонной комбинации и маски,с выходами второго порогового элемента причем запись проводится таким образом,34, а выход является выходом Устройства, что эти комбинации занимают номера ячеНакопители 13,14 и 24 выполнены на ек с М по (-1) включительно, т.е,полупроводниковых запоминающих схемах. всего Й ячеек. Затем на четвертом выАдресные входы 21, 22 и 28 соо тс 30 ходе 39 блока 35 записи эталонных имвенно первого 13, второго 14 и треть- пульсов устанавливается потенциал, соотего 24 накопителей предназначены для ветсщующий режиму Считываниевтороговыбора кристалла полупроводниковой за и третьего 24 накопиФелей, на первомпоминающей схемы. выходе 36 потенциал, соответствующийУстройство работает следующим обре- З 5 1 е второй выход 37 запирается, а видзом. сигнала е третьем 38 и пятом 40 выУстройство позволяет анализировать ходах в этом случае безразличен. Послекомбинации двоичного кода произвольной этого Устройство может работать в редлины, не превышавшей объема первого жосе Аелиз.накопители 13 и работает в режимах40Режим "Анализ","Запись эталона" и Анализ". Тактовые импульсы, сопровождающиеРежим "Запись эталоне". двоичнокодированную информацию и соозСо второго выхода 37 блока 35 записи ветствуюшие во времени началу каждогоэталонных импульсов в регистр 10 адреса бита, поступают на вход синхроимпульсов35заносится в двоичном коде число М такое, Уройстве. На первый вход формирсрвчто 1 - Мй, где Ь -некоторое, напри- теля .,2 импульсов поступают импульсы смер максимально возможное число, кото- выходе генератора 1 импульсов, следуюрое может находиться в нервом счетчике шие с частотой Г, значение которой удо 6 адреса или втором счетчике 9 адресе; влетворяет следующему условию Г тй"50 Т еВо второй накопитель 14 заносится эта- где- частота следования тактовьпс имлонная комбинация двоичного кода длиной пульсов. Формирователь импульсов 2в И битов, а в третий накопитель 24 - запускается тактовыми импульсами имаска, которая представляет собой также формирует пачку из й импульсов с часкомбинацию двоичного кода, содержащую,тотой следования импульсов в пачке, равкак и эталонная комбинация, М битов и ной Г . Тактовый импульс поступаетхарактеризующуюся тем, что в ей-й также е установочный вход счеччика 30бит принимает зечение "1", если соот- совпадений подготавливая его к работеМ к р оте,ветсчвуюший 1 -й бит эталокной комби- не первый вход триггера 5, устанавливая8581на его выходе потенциал, соответствующий режиму "Запись" первого накопителя 13, и через первый элемент ИЛИ 3 - на вход первого счетчика 6 адреса и вход первой линии 7 задержки. При этом в первом счетчике 6 адреса устанавливается число, соответствующее адресу ячейки первого накопителя 13, в которую записывается бит информации; поступающий на его информационный вход 17. Запись проводи 10 ся импульсом с выхода первой линии 7 задержки, поступающего на адресный вход 21 первого накопителя 13 и задержанного на время 1 ( -ФЗатем первый иэ пачки импульсов на выходе формирователя 2 импульсов устанавливает на выходе триггера 5 потенциал, соответствующий режиму "Считывание пеового накопителя 13, и проходит через первый 3 и второй 4 элементы ИЛИ соответственно на вход первого 6 и второго 9 счетчика адреса. Остальные (-1) импульсов из пачки подтверждают состояние триггера 5, Таким образом, из соответствующих ячеек первого 13 и второгоз 14 накопителей, адреса которых определяются состояниями соответственно первого 6 и второго 9 счетчиков адреса, одновременно на схему 23 сравнения считываются биты принимаемой и эталон- З 0 ной комбинаций. Считывание проводится импульсами соответственно с выходов первой 7 и второй 8 линий задержки. При этом из ячейки третьего накопителя 2 4 считывается соопзетствующий бит маски. зс Адреса используемых ячеек всех ЗУ принимают значения от М до ( (. -1) с шагом 1 и изменяются циклически. Это происходит следующим образом, Если в 40 первом 6 или втором 9 счетчике адреса было зафиксировано предыдущим импульсом число (-1), то последующий импульс, поступающий на вход какого либо из этих счетчиков,.установит в нем в пер. вый момент число Ь, на которое настроены дешифраторы 11 и 12, Сигнал с выхода соответствующего дешифратора 11 и 12 установит первый 6 или второй 9 счет- чик в следующий момент в начальное со стояние, переписав в разряды соответствующего счетчика 6 или 9 адреса параллельным кодом число М из регистра 10 адреса. А так как импульс, которым проводится запись или считывание из накопителей 13,14 и 24, задержан относительно импульса на входе соответственно счетчиков 6 и 9 адреса ца время- , то обра) При совпадении значений сравниваемых соответствующих битов принимаемой и эталонной комбинаций схема 23 сравнения вырабатывает импульс, который поступает на первый вход элемента И 29, Если данный бит в эталонной комбинации учитывается при анализе принимаемой комбинации, т.е. значение соответствующего бита маски есть "1", импульс с выхода схемы 23 сравнения проходит на вход счетчика 30 совпадений и изменяет егосостояние на единицу, в противном случаезначение счетчика 30 совпадений не изменяется. 04 8щение в соответствующий накопитель проводится по адоесу М,Таким образом, в интервале времени- между двумя соседними тактовымиимпульсами иэ второго 14 и третьего 24 накопителей считываются всеМ битов эталонной комбинации и маскисоответственно. За это же время 5 впервый накопитель 13 записывается одинбит, поступающей на его информационныйвход 17 двоично-кодированной информации,и считывается комбинация из й ранеезаписанных битов, включая бит, записанный в этот же интервал времени. Причембит, записанный последним во времени,считывается последним в комбинации, т.е.если последняя запись проводится в-юячейку первого накопителя 13, то счичывание начинается в (+1 ) - ой и заканчивается-ой ячейкой,Так как в интервалах временикпервому накопителю 13 обращение проводится ( И +) раз ( 1 раз - запись, йраэ - считывание), а ко второму 14 итретьему 24 накопителям - только Мраз (считывание), то в каждый последующий интервал при побитном сравнениипринимаемой и эталонной комбинации бит,находящийся в-ой ячейке первогонакопителя 13, последовательно сравнивается с битом в-ой, ( -1)-ой,(1 +2)-ой, (Т+1)-ой ячейке второго накопителя 14, после чего в-ю ячейкупервого накопителя 13 записывается другой бит принимаемой двоичнокодированнойинформации, т.е. сравнение проводитсятаким образом, что принимаемая комбинация в каждом следующем интервалепри сравнении с эталонной комбинациейкак бы сдвигается относительно нее наодин бит.,9 8581При превышении числом, поступающим с выходом счетчика 30 ссвпадений на один из входов 32 первого порогового элемента 31, числа, задаваемого на его других, вХодах ЗЗ при помощи второго 5 порогоЬого элемента 34, на выходе первого порогового элемента 31 появляется сигнал обнаружения заданной кодовой комбинации.Технико-экономическое преимущество 10 предлагаемого устройства заключается в повышении надежности обнаружения заданных признаков в анализируемой комбж нации двоичного кода за счет обеспечения побитного сравнения с эталонной комбинацией двоичного кода и маскирования любых входящих в нее битов, а также оперативной замены эталона..20Формула изобретенияЛогическое запоминающее устройство, содержащее генератор импульсов, элементы ИЛИ, триггер, первый счетчик адреса, 25 регистр адреса, накопители, схему сравнения и элемент И, причем первые входы элементов ИЛИ соединены с первым входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко 30 входу синхронизации устройства, выход первого элемента ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко зз входам установки адреса первого накопителя, управляющий вход которого подключен к выходу триггера, а информационный вход является входом устройства, выход первого и второго накопителей соединены 40 соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности устройства, оно содержит третий 43 накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик ссападений, пороговые элементы, формирователь импульсов и блок записи эталонных импульсов, причем первый вход формирователя импульсов подключен к выходу генератора импульсов, второй вход - к установочному входу счетчика совпадений ивходу синхронизации устройства, а выходк первому входу первого элемента ИЛИ,входы первого деширатора соединены свыходами первого счетчика адреса, а выход первого дешврратора подключен ковторому управляющему входу первогосчетчика адреса, вход первого элементазадержки соединен с выходом первогоэлемента ИЛИ, а выход - с адресным входом первого накопителя, первый и второйвыходы блока записи эталонных ютпульсов подключены ко второму входу второгоэлемента ИЛИ и ко входу регистра адресасоответственно, третий выход соединен синформационным входом второго накопителя, четвертый выход с управляющимивходами второго и третьего накопителей,а пятый выход - с информационным входом третьего накопителя, адресные входывторого и третьего накопителей подключены к выходу второго элемента задержки,вход которого соединен с выходом второго элемента ИЛИ и первым управляющимвходом второго счетчика адреса, входыкоторого подключены к выходам регвсграадреса, а выходы - ко входам установкиадреса второго и третьего накопителей ивходам второго деширатора, выход которого соединен со вторым .управляющимвходом второго счетчика адреса, выходтретьего накопителя подключен ко второмувходу элемента И, выход которого соедвнен сс входом счетчика совпадений, выходы которого подключены к одним из входовпервого порогсвого элемента, другие входы которого соединены с выходами второго порогового элемента, а выход являетсявыходом устройства.Источники информации,принятые во внимание при экспертизе;1. Патент США М 3346844, кл.340-146.2, опублик. 1967,2. Авторское свидетельство СССРЙ 427377, кл. ( 11 С 9/00, 1974