Устройство для моделирования процесса синхронизации радиорелейных линий

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИ. ВТВДЬСТВУ(11) 478311 Союз Соаетскик Социалистицеских Республик(51) М, Кл, С 06 15 И Государстеенный комитет Соната Миниотроа СССР по делам нзаоретений н открытийата опубликования описания О 1 2) Авторы изобретеии. М. Шукалова, Г. А. Полиевский и Н. П. Васильева Заявитель Ленинградский ордена Ленина институт инженеров железнодорожного транспорта им. академика В, Н. Образцова 54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ПРОЦЕСС СИНХРОНИЗАЦИИ РАДИОРЕЛЕЙНЫХ ЛИНИЙ ение относится к вычисли тора па подстроих чисел тель вам ной технидля мод ке, в частности к устройс лирования, и может быть и и исследовании процессов и с целью определения по устройств синхронизаци линий связи с временнымсполь- рассинмехоуси радиоуплотовано пр хронизаци тойчивости релейных 5 но достоверн ти, объеи сравннхронизойдо ра динения, вь итания,и осинверсии, блок таточной расси нания допустим выход которого ения текущеи ации, блок з ссогласования ее- И, один входо соединен нением.Известно устройство для моделирования процесса синхронизации радиорелейных линий, содержащее анализатор распределения фазы опорного напряжения, блок моделирования изменения фазы, первый выход которого соединен с одним входом сумматора рассинхронизации, другой вход которогосоединен с первым выходом датчика чисел имитации рассинхронизации, генератор равномерных чисел темпа подстройки, выход которого соединен с пеовыми входами генераторов линейно убывающих и линейно нара- стающих чисел подстройки, Ыходы которых соединены с соответствующими входами ключа выбора знака подстройки, причем второй выход блока моделирования измен ния фазы соединен с первым входом ген ки,Однако известное устройство не позволяет определить помехоустойчивость средствсинхронизации, так как,во-первых, не учитывает ошибок, возникающих при пропускахсинхросигнала и его ложных обнаружений,во-вторых, не имитирует процессов восстановления синхронизма после окончания нарушений.Цель изобретения - расширить функциональные возможности устройства, т. е.обеспечить оценку потери достоверностипри пропусках синхросигнала при совмесгм действии остаточной рассинхронизациии процессов восстановления синхронизмапосле перерыва сигнала,Это достигается тем, что устройствосодержит датчики чисел пропуска и ложногообнаружения. синхросигналов, блоки потеблока объединения, выход которого соединен с первым входом блока вычитания, выход которого соединен с одним входом блока сравнения остаточной рассинхронизации, другой вход которого соединен со вторым выходом датчика чисел имитации рассинхронизации, второй вход блока вы-читания соединен с выходом ключа выбора знака подстройки, управляющий вход которого соединен через блок инверсии с пер вым входом генератора равномерных чисел темпа подстройки, второй вход которого соединен с выходом блока потери достоверности, один вход которого соединен с третьим выходом блока моделирования из менения фазы, выходы датчика чисел ложного обнаружения синхросигналов, сумматора рассинхронизации, блока запоминания допустимого рассогласования и первый выход блока сравнения остаточной рассин хронизации соединеныс соответствуюшнми входами блока сравнения текущей рассинхронизации, соответствующие выходы которого соединены со вторыми входами блоков потери достоверности и запоминания допустимо го рассогласования, вторые входы генераторов линейно убывающих и линейно нарастающих чисел подстройки соединены с первым выходом блока сравнения остаточной рассинхронизации, второй выход ко торого соединен со входом анализатора распределения фазы опорного напряжения, а выход датчика чисел пропуска синхросигналов соединен со входом блока моделирования изменения фазы, 35 На фиг. 1 приведены блок-схема устройства; на фиг. 2 - схема блока потери достоверности,Устройство для моделирования процесса синхронизации радиорелейных линий содержит блок 1 моделирования изменения фазы, сумматор рассинхронизации 2, датчик 3 чисел имитации рассинхронизации блок 4 сравнения текущей рассинхронизации, блок объединения 5, блок вычитания 6, блок 7 сравнения остаточной рассинхронизации, анализатор 8 распределения фазы опорного напряжения, блок 9 зацоминаяия допустимого рассогласования, датчик 1 О чисел пропуска синхросигналов, датчик 11 чисел ложного обнаружения синхросигналов, блок потери достоверности12, генератор 13 равномерных чисел тем- р па подстройки, генератор 14 линейно нарастающих чисел подстройки,. генератор 15 линейно убывающих чисел подстройки, ключ 16 выбора знака подстройки, блок инверсии 17. 60 Блок потери достоверности содержитгенератор 18 времени потери синхронизма при перерывах связи, генератор 19чисел времени поиска, сумматор 20 общего времени потери синхронизма, ключ21, счетчик 22 пропущенных синхросигналов, блок 23-измерения потери достоверности, датчик 24 числа переданных синхросигналов за время связи, счетчик 25 общего числа синхросигналов 25,Устройство для моделирования процессасинхронизации радиорелейных линий работа:.ет следующим образом,При отсутствии сигналов на выходахблока 1 моделирования изменения фазы,датчика 10 чисел пропуска синхросигнала идатчика 11 чисел ложного обнаружениясинхросигнала сигнал датчика 3 чисел имитации рассинхронизации, имитирующий распределение фазы опорного напряжения врежиме синхронизма, через сумматор рассинхронизации 2, блок 4 сравнения текущей рассинхронизации, блок объединения 5,блок вычитания 6 и блок 7 сравнения остаточной рассинхронизации поступает наанализатор 8 распределения фазы опорного напряжения, Имитация плавного изменения фазы при перерывах связи осуществляется блоком 1 моделирования измененияфазы. Сигнал с выхода этого блока поступает на сумматор рассинхронизации 2, гдескладывается с сигналом датчика 3 чиселимитации рассинхронизации, В этом случае,если полное число на выходе. сумматорарассинхронизации 2 не превышает числа на.выходе блока 4 заполнения допустимогорассогласования 9, что равносильно удержанию синхронизма, сигнал с выхода сумматора рассинхронизации 2 поступает наанализатор 8 распределения фазы опорногонапряжения и фиксируется там. Если жечисло на выходе сумматора 2 превышаетчисло на выходе блока 9 запоминания допустимого рассогласования, что имитируетпотерю синхронизма, тогда блок 4 сравнения текущей рассинхронизации закрывается,а на анализатор 8 распределения фазыопорного напряжения с блока 9 запоминания допустимого рассогласования черезблок объединения 5 поступает число, равноечислу срыва синхронизма, Аналогичнаяоперация запирания блока 4 сравнения текущей рассинхронизации происходит и поддействием сигналов с выхода датчика 1 1чисел ложного обнаружения синхросигналов, так как при ложном обнаружении синхросигнала происходит сбой распределителей каналов, что равнозначно потере синхронизма. Время, в течение которого наанализатор 8 распределения фазы опорного напряжения поступает число, соответствующее срыву синхронизма, фиксируетсяв блоке 12 потери достоверности. В этомблоке генератор 18 времени потери синхронизма при перерывах связи вырабатывает числа, равные разности между временем пропадания сигнала, задаваемым блоком 1 и временем удержания синхронизма,которое задается моментом выключенияблока 4, генератор 19 чисел времени поиска вырабатывает числа, пропорциональные времени поиска, Сигнал на выходесумматора 20 общего времени потери синхронизма появляется во время, котороеимитирует момент восстановления связи, 15Поэтому сигнал с выхода сумматора 20общего времени потери синхронизма выбирает число, выработанное к этому временигенератором 13 равномерных чисел темпаподстройки, которое определяет темп при- фращения чисел, вырабатываемых генератором 14 линейно нарастающих чисел подстройки и генератором 15 линейно убывающих чисел подстройки, Затем одна изэтих последовательностей чисел черезключ 2516 выбора знака подстройки подается наблок вычитания 6, где происходит вычитание изменяющихся чисел из числа, имитирующего возникшую рассинхронизацию.Этот процесс происходит до тех пор, пока ЗОполученная разность не станет меньшечисла, соответствующего состоянию синхронизма. Сравнение происходит в блоке 7сравнения остаточной рассинхронизации.Как только происходит указанное сравнение, З 5блок 4 сравнения текущей рассинхронизации открывается, показания генератора 14линейно нарастающих чисел настройки игенератора 15 линейно убывающих чиселнастройки сбрасываются и схема вновьвозвращается в исходное состояние, В связи с тем, что знак изменения фазы привосстановлении синхронизма противоположен знаку изменения фазы при рассинхронизации, управление ключом 16 выбора знака45подстройки производится через блок инверсии 17, который связан с блоком 1 моделирования изменения фазы, Плавное изменение фазы, связанное с пропуском синх 50росигнала, возникает под действием сигнала на выходе датчика 10 чисел пропуска синхросигнала, который в этом случаеуправляет блоком 1 моделирования изменения фазы. Датчик 24 числа переданных55сигналов за время связи вырабатывает периодические числа, которые имитируют приход синхросигнала, число этих сигналов, пришедших за все время испытания, фиксируется счетчиком 25 общего числа синхросигналов, число пропущенных сигналов, 60 т. е. тех, которые пройдут черо;) откр),)то ключ 21 при наличии чисел в сумматор 20 общего времени потери синхро)лиз)ла, фиксируется счетчиком 22 пропущенных синхросигналов. Отношение показаний счетчика 22 к показаниям счетчика 25 общего числа синхросигналов, которое фиксируется блоком 23 измерения потери достоверности при достаточно продолжительном испытании характеризует вероятность потери достоверности,Предмет изобретенияУстройство для моделирования процесса синхронизации радиорелейных линий, содержащее анализатор распределения фазы опорного напряжения, блок моделирования изменения фазы, первый выход которого соединен с одним входом сумматора рассинхронизации, другой вход которого соединен с первым выходом датчика чисел имитации рассинхронизации, генератор равномерных чисел темпа подстройки, выход которого соединен с первыми входами генераторов линейно убывающих и линейно нарастающих чисел подстройки, выходы которых соединены с соответствующими входами ключа вы - бора знака подстройки, причем второй выход блока моделирования изменения фазы соединен с первым входом генератора равномерных чисел темпа подстройки, о т л ичающееся тем, что,сцельюрасширения функциональных возможностей устройства, оно содержит датчики чисел пропуска и ложного обнаружения с)лнхросигналов, блоки потери достоверности, объединения, вычитания, инверсии блоки сравнения текущей и остаточной рассинхронизацип, блок запоминания допустимого рассогласования один выход которого соединен с первым входом блока объединения, выход которого соединен с первым входом блока вычитания, выход которого соединен с од-. ним входом блока сравнения остаточной рассинхронизации, другой вход которого соединен со вторым выходом датчика чисел имитации рассинхронизации, второй вход блока вычитания соединен с выходом ключа выбора знака подстройки, управляющий вход которого соединен через блок инверсии с первым входом генератора равномерных чисел темпа подстройки, второй вход которого соединен с выходом блока потери достоверности, один вход которого соединен с третьим выходом блока моделирования изменения фазы, выходы датчика чисел ложного обнаружения синхросигналов, сумматора рассинхронизации, блока запоминаниядопустимого рассогласования и первый выход блока сравнения остаточной рассинхронизации соединены с соответствующимивходами блока сравнения текущей рассинхронизации, соответствующие выходы которого соединены со вторыми входами блоков потери дрстоверности и запоминаниядопустимого рассогласования, вторые входы генераторов линейно убывающих и линейно нарастающих чисел подстройки соединены с первым выходом блока сравнения остаточной рассинхронизации, второй выход которого соединен со входом анализатора распределения фазы опорного напряжения, а выход датчика чисел пропуска синхросигналов соединен со входом блока моделирования изменения фазы.