Логическое запоминающее устройство

) Заявле с присоединени Тосударственный комитет Совета Министров СССР по делам изобретений(088,8) Опубликовано юлле пь1.10,75 и открь Дата опубликования описания 72) Авторы изобретения. А, Петров В, Спиридоно Ленинградский ордена Ленина электротехнический институт им, В. И. Ульянова (Ленина)(54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может быть, использовано в устройствах для хранения дискретной информации.Из основного авт. св.226681 известно логическое,запоминающее устройство (ЗУ) на 5 тороидальных сердечниках с прямоугольной петлей гистерезиса (ППГ), содержащее накопитель с числовыми линейками, имеющими ли,нейные шины записи и считывания и общие разрядные шины записи, считывания и чтения, 10 усилители чтения, разрядные и адресные формирователи записи и считывания, регистры слова, регенерации и признаков обращения, ,разрядные вентили, элементы ИЛИ, вентили регенерации, адресные вентили, управляющие элементы ИЛИ и шины управления.Известное логическое ЗУ характеризуется невозможностью выполнения в нем сложных логических операций над матрицами двоичных символов (операций транспонирования и ло гического умножения).Цель изобретения - расширение области применения ЗУ.Для этого, предлагаемое устройство содержит разрядный распределитель, вентили мас кирования, разрядно-адресные вентили и адресные элементы ИЛИпричем выходы разрядного распределителя соединены с сигнальными входами вентилей маскирования, к управляющим входам которых цтодключена со- зо ответствующая шина управления, а выходы вентилей маскирования подключены к элементам ИЛИ, сигнальные входы разрядно-адресных вентилей соединены с прямыми выходамп триггеров регистра регенерации, управляющие входы разрядно-адресных вентилей подключены к соответствующей шине управления, а вы,ходы этих вентилей через адресные элемеЛтьт ИЛИ соединены с единичными входами триггеров регистра признаков обращения.На чертеже изображена блок-схема предлагаемого логического ЗУ.Устройство содержит накопитель 1 с числовыми линейками 2 на торопдальных сердечниках 3 с ППГ, прошитых разрядными шинами записи 4, считывания 5 и чтения б линейными шинами записи 7 и считывания 8.В устройство также входят разрядные формирователи записи 9 и считывания 10, элементы 11 ИЛИ, разрядные вентили 12, регистр 18 слова, триггеры 14 регистра слова, входы 1 регистра слова, шина 1 б,сороса, разрядный распределитель 17, шина 18 начальной установки разрядного распределителя, шины 19 - 28 управления, управляющие элементы 29 ИЛИ, вентили ЗО маскирования, адресные элементы Л ИЛИ, шина 32 сброса, регистр ЗЗ признаков обращения, триггеры 34 регистра признаков обращения, входы Ж регистра признаков обращения, адресные вентили Зб, адрес:-5 лезСцтарные логчеок;е Оцераццц (д 1 зь 1 сц.51, коньюнкция, цяплцкац 51, заг 5 рет ц д 1 С) выполн 51 Отс 51 црц подачР 5,;1 рявл 510- щего сигнала ца одну цз шцц 20 - 23 управлед 5 пя. При этом операндами являются входное слово Х(Х Х; Х) ц некоторое слово (цлц слова) К(К 1 1; т), записанное в гислсвс 1 линейке 2 (или линейка.) 5 дкоцител 1, причем Х; - -ый разряд входного слова,:;ра 55 ц 1 йся в 1-ом трцгге 5 ре 14 регистра 13 слс 5 ва; 1; - 1-ый разряд слова, хр 1 нящц 1 ся в 1.о. сердечнике 3 числовой линейки 2 ндка:цтеля 1, и - число разрядов. Триггеры 34 регистра 33 признаков обрацссния той числовой линейки, в которой должна выполняться Опердцця, устанавливаются в единичное состояВыполнение операции логического уыцожсцц матриц двоичных символов (оулсвских матриц) А Я В производтся в два этапа: на первом этапе осуществляется трацспонированцс матриц А, на втором - непосредственное 1 олучеИ 1 с попарных логическцх процззедсццй всех элементов строк матриц с накопленцом цх,в числовых линейках 2 накопителя 1.Отерация логического умн 01 кения булевских матриц А ц В апределяется следующим образом:Л 8 В = С, где С;, =- а;,А.йОперация траиспонировацця матрицы двоичных символов А Определяется аналогично операцни транспонрс 1 ван 5 я абычных мдтрицЛ С, где Са=-а,;.Работу предлагаемого логического ЗУ при вьполнении операции лопцческого умножения булевских матриц поонют, например, для ,квадратных матриц с числом строк ц столбцов, равным и.На первом этапе выполнения операции логического умножения булевских матриц Л и В производят транспонировацие матрицы Л.В исходном состоянии матрица А записана в и последовательно расположенных числовых лНейках 2 накопителя 1, начиная с некоторой а,-ой числовой линейки 2, где через а; (1= =1, 2и) для удобства описания функционирования данного логического устройства юбозначены числсвые линейки 2 накопителя 1, в которых первоначально записаны строки матрицы Л, причем агой числовой линейке 2 соответствует 1-ая строка матрицы А, а состояние 1-го сердечника 3 агой числовой линейки 2 накопителя ( соответствует значению элемента аматрицы А, Матрица В записана в и последовательно расположенных числовых линейках 2 накопите я 1, начиная с некоторой Р 1-ОЙ числовой лцней,ки 2, где через 3; ( =- = 1, 2 и) обозначены числовые лцнейк: 2 накопителя 1, в которых первоначально зап 1 Са 5 ны стрскц матрицы В, причем р 1-ой числовой линейке 2 накопителя 1 соответствуетг-а 5 строка матрицы В, а состояние 1-ого сер 10 деыика 3 ДгэЙ ч 5 нюлозсй линейки 2 ссответствует значению элемента Ь;, матрицы В,Разрядный распределитель 17 устанавливается в исходное положение (сигнал на первомвыходе) подачей управляющего импульса на15 шину 18 начальной установи:. Триггеры 43рег 5 ст 5 ра 42 ретенсрации, устан влсны вну;свое положение, тти Гер 34 регистра 33,цризндкав обращенц, соответствующий а 1-ой числовой л Нейке 2, - ,в состояние , а остальные триггеры 34 регистра 33признаков обращени - в нулевое состояние.Первые и числовых линеек 2 накопителя 1очищены (сердечники 3 данных числовых лццеск 2 находятся в состоянии 0),05 Орация т 1)анспонирсванц 51 Оулсвск 01матрицы А производится за и циклов, каждыйиз которых включает в сеоя шесть тактов.В й-ом цикле осуществляется транс.онцрование Й-ой строки матрицы, Цикл разбиваетсязц ца следующие такты:П е р в ы й т а к т - считывание строки матрицы на регистр 42 регенерации.Для этого на управляющую шину 24 падается сигнал, поступающий через управляющийэлемент 29 ИЛИ и через элементы 11 ИЛИ назапуск разрядных формирователей 10 считывания. Одновременно через уравлющцй элемент 29 ИЛИ и через адресный вентиль 36происходит запу 1 ск того адресного формирователя 37 считывания, вход которого черезадресНый;веНтиль 36 связан с трипгером 34 регистра 33 признаков обращени, находящимся в состоянии 1. При этом цод действиемадресного и разрядных,полутоков считывается информация с соответствующей числовойлинейки 2 накопителя 1, и на разрядных шинах 6 чтения при переключении сердечников3, находящихся в состоянии 1, наводятсявыходные сигналы, которые гри подаче управляющего импульса на шину 40 строба черезусилители 41 чтения поступают на входы установки в 1 триггеров 43 регистра 42 регенерации.В т о р о й т а к т - очистка регист 5 ра 33пр 5 изнаков об 1 ращения,Для этого подается управляющий сигналца шину 32 сброса, поступающий на входыустановки в 0 триггеров 34 регистра 33 признаков сбращения.60 Т р е т и й т а к т - пересылка содержимого регистра 42 регенерации на регистр 33признаков обращения.Для этого подается сигнал ца управляющую шину 39, в результате чего на выходах65 разрядно-адресных вентилей 46, входы кото 474847рых связаны с прямыми выходами триггеров 43 регистра 42 регенерации, находящихся в единичном состоянии, появляются выходные сигналы, которые через адресные элементы 31 ИЛИ поступают на входы установки в 1 соответствующих триггеров 34 регистра 33 признаков обращения,Ч е тв е р т ы й т а к т - заспись А-ой строки матрицы А в /г-ый разряд первых п числовых линеек 2 накапителя 1.Для этого подается сигнал на управляющую шину 2 б, поступающий через вентиль 30 маскирования, сигнальный вход которого связан с возбужденным выходом разрядного распределителя 17, и элемент 11 ИЛИ на запуск соответствующего разрядного формирователя 9 записи. Одновременно через управляющий элемент 29 ИЛИ и адресные вентили 36 проис. ходит запуск тех адресных формирователей 38 записи, входы которых через адресные вентили Зб связаны с прямыми выходами триггеров 34 регистра 33 признаков обращения, находящихся в состоянии 1. При этом те сердечники 3 числовых линеек 2,накопителя 1, на которые воздействуют адресный и разрядный полутоки, переключаются в состояние 1.Таким образом, в результате выполнения этого такта в Й-ом цикле происходит транспонирование й-ой строки матрицы А, т. е. состояние сердечников 3 А-ого разряда первых и числовых линеек 2 соответствует значениям элементов А-ой строки матрицы А.П я т ы й т а к т - очистка регистра 42 регенерации и регистра 33 признаков обращения.Для этого подается управляющий сигнал на шины 32, 44 сброса, поступающий на входы установки в О триггеров 34 регистра 33 признаков обращения и триггеров 43 регистра 42 регенерации.Ш е с т о й т а,к т - анализ окончания транспонирования матрицы А, подготовка разрядного распределителя 17 и регистра 33 признаков обращения к следующему циклу.В рассмотренном случае квадратных матриц с числом строк и столбцов, равным п, признаком окончания операции транспонирования матрицы А служит наличие сигнала на последнем выходе разрядного раопределителя 17, (В более общем случае этот признак должен быть сформирован в блоке управления). Для транспонирования очередной строки матрицы А производят подготовку к следующему циклу, которая осуществляется установкой в единичное состояние триггера 34 регистра 33 призиаков обращения, соответствующего а+1-ой числовой линейке 2, где й - номео цикла, посредством подачи сигнала на входы 35 регистра ЗЗ признаков обращения и подачей управляющего импульса на шину 19, в результате воздействия которой выходной сигнал разрядного распределителя 17 переходит с А-ого на (Й + 1)-ый,выхад.При наличии сигнала окончания транспониравания матрицы А (сигнал на п-ом выходе разрядного, распределителя 17) подается у-.рагляющцц импульс на шину 18 начальной установки разрядного распределителя 17.Таким образом, по окончаниии первого этапа выполнения операции логического умножения булевскцх матриц А и В, в первых п числовых линейках 2 накопителя 1 оказываютсязаписаны строки трацспонированной матрицыАА "1.Для выполнения второго этапа освобождают первые п числовых линеек:2 накопителя 1,что осуществляется пересылкой м,атрвцы Ав те числовые линейки 2 накапителя 1, в которых первоначально была записана матрица А.Так как пересылка следует вепосредственноза этапом транспонированця матрицы А,триггеры 34 регистра ЗЗ прцзнаказ обращенияц триггеры 43 региспра 42 регенерации находят:я в нулевом сосгоявцц; разрядный распределитель 17 - в исходном состоянии (возбужден первый выход), а сердечники 3 с а 1-,ой поа -ую числовых линеек 2 включительно - в;остояшп 1 О. Псресылка матрицы А производится за п циклов (в Й-ом цикле пересылается /г-ая строка матрицы А)., каждый из которых включает в себя следующие такты:П е р в ы й т а к т - установка адреса очередной строкц матрвцы А.Для этого на вхады 35 регистра признаковобращения подается соопветствующий входнойсигнал, который устанавливает Й-ый триггер34 регистра 33 признаков обращения в состояние 1.В т о р о й т а и т - считывание й-ой строкиматрицы А на репистре 42 регенерацви,Производится аналогично первому тактуцикла этапа транспонированця матрицы Апосредством подачи сигнала на управляющуюшину 24, .40Т р е т и й т а к т - очистка регистра 33признаков обращения,Для этого подается управляющий сигнална шину 32 сброса, лоступающий на входыустановки в О триггеров 34 регистра 33 признаков обращения.Ч е т ве р т ы й т а к т - установка адресаа-ой числовой линейки 2.Для этого на входы 35 регистра ЗЗ признаыав обращения подается входной сцгяал, который устанавливает триггер 34 регистра 33признаков обращения, соответствующий а-ойчисловой линейке 2 накопителя 1, в единичное состояние.П я т ы й т а к т - запись й-ой строки мат 55рицы А в а-ую числавую линейку 2 накопителя 1.Для этого подается сигнал на управляющую шину 27, поступающий через те вентили45 регенерации, сигнальные входы которых,подключены к нрямым выходам триггеров 43регистра 42 регенерации, находящихся в состоянии 1, на.выходы элементов 11 ИЛИ, ас выходов последних - на запуск соответствующих разрядных формирователей 9 записи.Одновременно через управляющий элемент 2965 ИЛИ и адресный вентиль 36, сигнальный входкоторого связан с прямым выходом триггера 34 регистра 33 признаков обращения, находягцс",г в со"таянии 1, происходит запуск с;,ответе пвугощего адреного формировагтеля 38 за-иси, ПРп этоМ тЕ СеРДечники аг,-ой числовой линейки 2 накопигеля ., на 11 оторые возсйгтвуют адреоный и разрядный полутоки, гп",хлгочаготся в состояние 1. Таким образом, в результате выпол 1 ге 1 гия этого такта в 1 г-ом цикле в а,.-ой числовой линейке 2 окажется записана Й-ая строка матрзгцы А.Ш е стой такт - очистка реггстра 33 г:рпзнанов обращения, очистка репистра 42 регенерации, анализ окончания пер:ылки матрицы А.Для этого иодается управляющий сигнал на шины 32 и 44 сброса, поступающий на входы устагновки;в О трагггеров 34 регистра ЗЗ признаков обращения и триггеров 43 регистра 42 регенерации. Одновременно анализируется гризнак окончания пересылки матрицы А (в данном случае - наличие сигнала,на последнем выходе разрядного распределителя 7), в отсутствие, которого падается управляющнй импульс на шину 9, переводящий выходной с;гнал разрядного распределителя 17 с Й-ого на (Й+ 1)-ый выход. При налички признака окончания пересылки матрнцы А 11 одается управляющий сигнал на шину И начальной устаневки разряцното распределит ля 17. Таким образом, по окончании пересылки матрицы А последняя оказывается записанной в числовых линейках 2 накопителя 1 с аг-ой по а,-ую числовую линейку 2:вкл 1 очйтельно, сердечники 3 первых и числовых линеек 2 накопителя 1 находятся,в состоя,нии О, разрядный распределитель 17 - в:исходном состояяитг (возбужден первый,выход), а тригггеры 34 регистра 33 признакон обращения,и триггеры 43 регистра 42 регенерац 11 и установлены .в нулевое состояние. С этого момента начинается второй этап вьпполнения операци логического умножения булевской матрицы А на булсвскую матрицу В, осуществляемый также за и циклов, каждый яз поторых включает в себя следующие девять тактов:П е р,в ы й т а к т - уСтановка адреса аг,-ой гисловой линейки 2.Вьгполняется так же, как и четвертый такт цикла пересылки матрицы А при подаче на входы 35 регистра 33 признаков обращения соответствующего. сигнала.В т о р о й т а к т - считывание й-ой строки матрицы А на регистр 42 регенерации.Выполняется так же, как и первый такт цикла этапа транспонирования матрицы А при подаче оипналов на управляющую шину 24 и шину 40 строба.Т р ет и й т а.кт - очистка регистра 33 призиаков обращения.Выполняется так же, как и второй такт цикла этапа трацспогп 4 рования матрицы А при подаче управляющего сигнала на шину32 сброса. 5 10 15 20 25 30 35 40 45 50 55 60 65 Ч е т в е р т ы й т а к т -- пересылка содержимого регистра 42 регенерации на регистр 33 признаков обращения.Выполняется так же, как и трет гй такт цикла этапа трагнспонироваия матрицы А при подаче сигнала на управляюгцую шину 39.П я т ы й т а к т - очистка регистра 42 регенерации.Для этого подается управляющий сигнал на шину 44 сброса, поступающий на входы установки в О трягггвров 43 реги "тра 42 регеагерации.Ш е с т о й т а к т - установка адреса Д-ой числовой линейки 2. Для этого на входы 35 регистра 33 признаков обращения подается входной сигнал, который устанавливает триггер 34 регистра 33 признаков обращения, соответствующий рг,-ой числовой линейке 2 накопителя 1, в единичное состояние.С е д ь м о й т а к т - считываиие 1 г-ой строки матрицы В на регистр 42 регенерации.Выполняется так же, как и первый такт цикла этапа траггспониравания матрицы А, с той лишь разницей, что управляющие сигналы подаются на шину 25 и также на шину 40 строба. Это позволяет не осуществлять запуск адресных формнрователей 37 считывания тех первых и числовых линеек 2 накопителя 1, которым соответствуют триггеры 34 регистра 33 признаков обращения, находящиеся в едининном состоянии, что имеет место при равенстве единице соответствующих элементов й-ой строки матрицы А, записанной на регистр Зд признаков обращения в четвертом такте данного цикла.Таким образом, в результате первых семи тактав 1 г-ого цикла второго этапа выполнения операции логического умножения булевских матриц А и В состояние г-ого триггера 34 регистра 33 признаков обращения будет соответствовать значению элемента агг, матрицы А, равного элементу аг,г матрицы А, а состояние триггера 43 1-ого разряда регистра 42 регенерациги - значению элемента Ь; матрицы В.В о с ь,м о й т а к т - получение попарных кон ыонкций между всеми элементами Й-ой стражи матрицы А и всеми элементами Й-ой строки матрицы В.Для этого подается сигнал на управляющую шину 27, поступающий через те вентили 45 регенерации, сигнальные входы которых связаны с прямыми выходами триггеров 43 регистра 42 регенерации, находящихся в единичном состоянии, и через схемы 11 ИЛИ на запуск соответствующих разрядных форгмирователей 9 записи. Одновременно через управляющие элементы 29 ИЛИ и через те апресные венпили дб, оигнальные входы которых соединены с прнмыыи выходами триггеров 34 регистра 33 признаков обращения, находягцихся в состоянии 1, происходит запуск соответствующих адресных формироватедей 38 записи. При этом в единичное состояние переключаются только те сер 474847 1010 5 20 25 Зо 35 40 дечнцки 3 числовых линеек 2 накопителя 1, находивш:еся в состоянии О, на которые воздсйстзуот адресный и разрядный полутоки, а те;е р деч и ии,состояц:1 , , нс засгенят ето. Так как 1-ы адргсц,:;" формлователь 38 записи возбуждается л;,пном такте Й-ого цгцкла,в тоз н только з том случае, когда элемент а, матрицы А (равий элементу аматрицы А) равен егц.-гце, а разрядный формирователь 9 записи 1-ого разряда возбуждается в данном такте 1 г-ого цикла в том и только в том случае, когда элемент Ьматрицы В также равен единицесигнал,переклочения в единичное состояние сердечника 3 1-ого разряда г-ой числовой линейки 2 накопителя 1 (т. е. одновременное возбуждение г-ого алрс:ного формирователя 38 записи и разрядного формироватсля 9 записи 1-ого разряда) будет соответствовать значению коньюцкцгц аиЬр.Кроме того, в резулыате выполненгпя данного такта в 1 г-ом цикле А-ая строка матрицы В,будет воостановлена в Ду,-ой числовой линейке 2, откуда она была считана в седыом такте этого цикла, так как триггер 34 регистра 33 признаков обращения, соответствующий р,-ой числовой линейке 2 накогителя 1 прц выполнении этого (восьхого) такта находится в состоянии 1,Д е в я т ы й т а к т - очистка регистра 88 признаков обращения, оч:гстка регистра 42 регенерации, анализ окончания, операции логического умножевия булевской матрицы А на булевскую матрицу В.Вьгполняется так же, как и шестой такт цикла пересылки матрицы А посредством подачи управляющих аигналов на шины 32 ц 44 сброса и, при,наличии пргзнака окончания операции (в данном случае - сигнала на последнем выходе разрядного распределителя 17), на шину 18 начальной установкиразрядного расиределгтеля 17, а в его отсутствие - яа управляющую шину 19,Таким ооразом, в,резусьтате зыполгне:-ия второго этапа операции логического умножения булевской матрицы А на булевскую матрицу В состоянце серлечццков 3 1-ого разряда 1-о числовой линейки 2 иакоп:толя 1 будет соответствовать значениюа;,Ь, т. е. в первых г числовых линейках 2 накопителя 1 будут за",исаны спрокц некоторой булвской матрицы С, являющейся, по определенио, результатом выполнения операции логического умножения булевской матрицы А на булевскую матрщу В,Предмет изобретения Логическое запоминающее устройстзо го авт. св.226681, отличающееся тем, что, с целью расширения области примененгя, оцо содержцт разрядныц,распределитель, вентили маскирования, разрядно-адресные вентили и адресные элементы ИЛИ, выходы разрядного распределителя соедгнены с сигнальными входами вентилей маскирования, к управляющим входам которых подксцочена соответствующая шина управлсн я, а выходьг вентглей масгкирования подключены к элементам ИЛИ, сигнальные входы разрядно- адресных вентилей соединены с прямьгмц выходами триггеров регистра регенерации, управляющие входы разрядно-адресных лентплей подключены к соответствуоще шцце управления, а выходы этих вентилей черо адресные элементы ИЛИ совлне ы с сдцничньщц входами триггеров регистра признаков обращения.Заказ 837/1272ЦКИИЛИ Тип. Харьк. фил. пред, Патент Изд.806 осударственного комитет по делам изобретений Москва, Ж, Раушска