Специализированное цифровое вычислительное устройство
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 408304
Авторы: Авторы, Лыфарь, Никитенко, Оверко, Пршисовска, Степке, Сухомлинов, Ференец
Текст
паз ен.ь "нояЕ бп она .:лАИЗОБРЕТЕНИЯ 408304 Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваКл. 6 06 Заявлено 23 Х.1970 ( 1455836/18-24)с присоединением заявкиГасударственный комит Совета Министров ССС по делам изобретений и открытийнор итет 1.325,5 (088.8 Опубликовано 10.Х 11,1973. Бюллетень М Дата опубликования описания 12.1 Ъ.19 АвторыизобретенияИзобретение относится к цифровой вычислительной технике и может найти применение при создании электронных цифровых вычислительных машин.Известны специализированные цифровые 5 вычислительные устройства, построенные на регистрах и счетчиках, содержащие схему управления и логические схемы.Однако известные устройства имеют недостаточно широкие функциональные возможно сти.Целью, изобретения является расширение функциональных возможностей устройства.Для этого оно содержит переменную структуру на динамических регистрах и счетчиках, 15 логических схемах и вычислительном элементе, схема выделения сигнала перехода которого через программно-управляемые логические схемы соединена со вторыми, входами сумматоров двух счетчиков регистров выполнения 2 операций и через схемы совпадения и схемы разделения соединены с выходом счетчика переходов, соединенным со вторым входом схемы выделения сигналов перехода, выход первого регистра операций через схему совпаде ния и схему разделения соединен с первым входом схемы выделения сигналов перехода, выход второго регистра соединен через схему совпадения и триггер со входом счетчика переходов, первый регистр через схему разде ления соединен с первым вхоления сигналов перехода.Вычислительный элемент, построенный наоснове использования свойств двоичных счетчиков - изменять значение содержимого счетчика из О в 1 только в одном первом значащем разряде, позволяет применять вместостатических регистров - динамические, с количеством оборудования в них, не зависящимот разрядности чисел. Применение вычислительного элемента позволяет, в принципе, любой практической схеме на статических элементах составить эквивалентный функциональный аналог на динамических элементах,а также комбинировать эти элементы для создания вычислительных устройств с переменной структурой (последовательной, параллельной, последовательно-параллельной), обладающих возможностью работы с требуемымбыстродействием, разрядностью, алгоритмическими данными, системой счисления и наименьшим количеством оборудования по сравнению с известными вычислительными устройствами, предназначенными для решения этого же класса задач,Изобретение пояснено чертежами.На фиг. 1 приведена блок-схема вычислительного устройства; на фиг. 2 - пример организации вычислительного устройства попринципу построения цифровых аналогов,х),:Г), +(х), -3Специализированное цифровое вычислительное устройство (СЦВУ) содержит регистр 1, счетчик переходов 2, сумматор 3, схемы совпадения 4 и 5, схему выделения сигналов перехода (СВСП) 6, включающую в свой состав триггеры 7 и 8 и схемы совпадения 9 и 10.Триггер 7 и схема совпадения 9 выполняютфункцию выделения выходных сигналов. Триггер 8 н схема совпадения 10 выполняют функцию запоминания импульса на один такт.Регистр 1, счетчик переходов 2, сумматор 3, схемы совпадения 4, 5, триггер 7 и схема совпадения 9 представляют собой вычислительный элемент.Сумматор 11, регистр 12 на магнитострикционной линии задержки и схема совпадения 13 в совокупности представляют собой первый счетчик-регистр операций.Второй счетчик-регистр собран на схеме совпадения 14, регистр 15 на магнитострикционной линии задержки и сумматоре 16.Кроме того, устройство содержит схему совпадения 17, триггер 18, схемы совпадения 19 - 24, схемы разделения 25 - 27, представляющие собой в совокупности блок управления, схему тактирующих импульсов 28 и схему 29 получения потенциалов разрядов Р, - еп+1Схема организации СЦВУ по принципу построения цифровых аналогов (фиг, 2) в своем составе содержит регистры исходных данных 30 и 31, счетчики-регистры 32, 33, 34, 35 и 36, 37 и две схемы выделения сигналов перехода, аналогичные схеме 6.Вычислительный элемент через схему выделения сигналов перехода из О в 1 (выход схемы 9) соединен со схемой синхронизации (триггер 8 и схему 10) этих сигналов с первыми разрядами чисел в регистрах 12 или 15. С выхода схемы совпадения 10 сигналы перехода поступают через схемы 20 - 22 на вторые входы сумматоров 11 или 16 для сложения, соответственно, с числом в регистре 12 или 15. На эти же входы сумматоров могут поступать сигналы переполнения с выхода счетчика 2 через схемы совпадения 19 и 23.Сигналы переполнения, возникающие на выходе регистра 15, поступают через схему совпадения 17 и триггер 18,на вход схемы 5 и прекращают процесс вычисления. Счетчик переходов 2 подсчитывает поступающие на вход 38 тактирующие импульсы (ТИ) в унитарном коде. По сигналам перехода этого счетчика производится управление процессом вычисления.В регистры 1, 12, 15 заносятся исходные данные, а в регистре 12 образуются результаты вычислений, Потенциалы кодов операций вручную или автоматически подаются на входы схем совпадения 19 - 24 и 39, в результате чего устанавливается необходимая структура схемы для выполнения этой операции. 5 10 15 20 25 Зо 35 40 45 50 55 60 65 4Устройство работает следующим образом, Сложение чисел, Перед выполнением операции сложения в регистр 1 через схему совпадения 4 заносят одно из слагаемых. Второе слагаемое заносят через схему совпадения 13 в регистр 12. Потенциал кода операции сложения подается на первый вход схемы 21.После занесения слагаемых потенциалом длительность цикла вычислений на входе 40 разрешается счет импульсов ТИ 1, поступающих в сумматор 3 через схему совпадения 5 с периодом следования Т. Потенциалы с выходов регистра 1, сумматора 3 и нулевого плеча триггера 7 подаются на вход схемы совпадения 9, Код числа с регистра 1 поступает старшими разрядами вперед, а код с сумматора 3 - младшими разрядами вперед. При совпадении низких уровней (кодов единиц) этих сигналов на входе схемы совпадения 9 на ее выходе появляются сигналы перехода, количество которых равно числу, занесенному в регистр 1. Этп сигналы через триггер 8 и схемы 10 и 21 поступают на вход сумматора 11 и складываются с содержимым регистра 12. В результате в нем образуется сумма двух слагаемых,Схема 9 пропускает только первый значащий разряд содержимого счетчика переходов 2, так как этим же сигналом 41, задержанным на полтакта (Т 2), триггер 7 переводится в единичное состоя яе. Потенциалом с нулевого выхода триггера 7 запрещается образование сигналов на выходе схемы 9 до установки триггера 7 в нуль очередным сигналом ТИ 2, поступающим перед каждым сигналом ТИ 1. Задержка на полтакта выполнена в самом триггере 7, она необходима для пропускания только первого значащего разряда, На входе схемы 9 младшие разряды счетчика переходов 2 клапанируются старшими разрядами регистра 1. В результате, при занесении в первый разряд регистра 1 кода 1 на выходе схемы 9 появляется один импульс перехода за полный цикл работы счетчика, прои занесении кода 1 во второй разряд - два импульса, в третий разряд - четыре импульса, в четвертый разряд - восемь импульсов и т. д. При одновременном занесении кодов единиц во все разряды регистра 1 количество импульсов перехода на выходе схемы 9 за один цикл работы счетчика переходов равно сумме импульсов перехода по каждому разряду. Если в каком-либо разряде регистра 1 содержится код 0, то потенциалом этого кода запрещается образование сигналов по данному разряду на выходе схемы 9.Сигналы на выходе схемы 9 появляются в любом из разрядов в период и-го цикла вычислений. В сумматоре 11 они должны суммироваться с содержимым регистра 12, начиная с первого младшего разряда. Это возможно только в (и+1) цикле. Для временного согласования введен триггер 8, запоминающий сигнал, который поступает в течение любого разряда с выхода схемы 9 в п-ом цикле5вычислений. Затем этот сигнал через схему 21 по ТИ 1 заносится в сумматор 11, где происходит суммирование с первым младшим разрядом второго слагаемого. Сигналом ТИ 2 с задержкой на полтакта триггер 8 возвращается в исходное состояние.Возможен также другой вариант выравнивания порядочка сигналов, поступающих с выхода схемы 9 на вход сумматора 11 для суммирования с содержимым регистра 12, сущность которого состоит в том, что сигнал перехода по каждому разряду регистра 1 образуется только один раз, так как этот же сигнал инвертируется (на схеме не показано), поступая на вход схемы 4 и стирает код 1 в данном разряде регистра 1, Поэтому последующие сигналы перехода в этом разряде на выходе схемы 9 не образуются. На выход схемы 9 поступают только первые сигналы перехода по каждому разряду и складываются с содержимым регистра 12 в этом же разряде,При втором варианте не происходит преобразования содержимого регистра 1 в число импульсов, а осуществляется передача самого числа в принятой системе счисления из регистра 1 в сумматор 11. В этом случае на вход схемы 9 сигналы как с выхода сумматора 3, так и с выхода регистра 1 должны поступать младшими разрядами вперед. Сигналы с выхода схемы 9 подаются на вход сумматора 11 в обход цепей триггера 8 и схемы совпадения 10, поскольку они становятся лишними. Реализация схемы по второму варианту позволяет также существенно уменьшить время вычисления.Время вычисления суммы двух чисел при первом варианте равно полному циклу работы счетчика переходов 2, При необходимости ускоренного выполнения операций следует применять второй вариант или вместо динамического счетчика 2 использовать электронный счетчик на статических элементах с общей выходной цепью для выделения сигналов перехода, поступающих от каждого разряда двоичного счетчика.Прекращение поступления сигналов стирание 42, 43, 44 и длительности цикла вычис лений 40 приводит к стиранию содержимого репистров 1, 12, 15 и счетчика переходов 2.Таким образом, если в регистр 1 занести число р, а в регистр 12 - число о, то за один полный цикл работы счетчика 2, создающего на выходе схемы 9 о импульсов, в регистре 12 образуется сумма этих чисел р+.Вычитание чисел, Для вычитания двух чисел в регистр 1 через схему 4 заносят вычитаемое, Уменьшаемое заносят через схему 13 в регистр 12, Потенциал кода операции подается на первый вход схемы совпадения 22, После занесения чисел и кода операции потенциалом длительности цикла вычислений разрешается счет импульсов ТИ 1, поступающих в счетчик переходов 2 через схему совпадения 5, и начинается процесс вычисления, совершенно аналогичный описанному ранее5 10 15 20 25 30 35 40 45 50 55 60 65 6при сложении чисел, Только при вычитаниичисел сигналы перехода после триггера 8 поступают на третий вход схемы 22, а затем через блок образования дополнительного кода45 и через схему разделения 25 подаются навход сумматора 11 и складываются с содержимым регистра 12. В результате, в нем образуется разность двух чисел.Следовательно, если в регистр 1 занести вычитаемое р, а в регистр 12 умеиьшаемое д,то за один полный цикл работы счетчика переходов 2 при поступлении на его вход импульсов ТИ 1, на выходе схемы 9 образуетсяр импульсов, которые в блоке 45 преобразуются в дополнительный код и вычитаются изсодержимого регистра 12. В результате этогов регистре 12 получается разность двух чиселч - р.Если в регистр 1 заносить дополнение у+1числа д, то операция вычитания полностьюзаменяется схемой сложения и надобность всхеме 22 и блоке 45 отпадает, но при этом числа, над которыми совершается операция вычитания, должны содержать одинаковое числоразрядов,Умножение чисел. При умножениичисел в регистр 1 через схему совпадения 4заносят один из сомножителей р. Второй сомножитель д в дополнительном коде заносят врегистр 15. Для получения дополнительногокода может быть использован блок 45, Потенциал кода операции умножения подается напервые входы схем совпадения 19 и 21. В регистр 12 заносится число 1, которое должнобыть прибавлено к произведению рд, Послеэтого начинается процесс вычисления, кото.рый осуществляется так же, как и при выполнении операций сложения и вычитания.Сигналы перехода с выхода триггера 8 через схему 21 поступают в сумматор 11 и накапливаются в регистре 12. За один цикл работы счетчика переходов 2 сумма сигналов перехода в регистре 12 равна сомножителю р.Сигналы переполнения счетчика переходов 2после каждого цикла его работы заносятся через схему 19 по потенциалу Р,+ (46) (служебный потенциал после последнего разряда)в сумматор 16 и вычитаются из содержимогорегистра 15. Этот процесс вычисления продолжается до тех пор, пока содержимое регистра 15 не станет равным нулю, т, е. в течение д циклов работы счетчика переходов 2.После этого сигналом переполнения с выходасумматора 16, поступающего через схему совпадения 17 по потенциалу Р+ь происходитизменение состояния триггера 18, а его потенциалом закрывается схема 5, прекращаетсяпоступление тактирующих импульсов в счетчик переходов 2 и процесс умножения заканчивается, Триггер 18 устанавливается в исходное состояние сигналом 47 перед началомвыполнения операций,Таким образом, сомножитель р из регистра1 заносится д раз в регистр 12, в результатев нем образуется произведение сомножителей408304 Откуда а = )г р. 60 Извлечение квадратного к о р н я. При вычислении р в регистр 15 заносят дополнительный код числа р; регистр 1, счетчик переходов 2 и регистр 12 срабатывают. Код операции извлечения корня подается на схемы 19, 20, 23, 24, 39.Процесс вычисления начинается с поступления тактирующих импульсов 38 на вход счетчика переходов 2. Сигналы переполнения с выхода последнего поступают через схему 23 на вход сумматора 11 и фиксируются в регистре 12. Одновременно сигналы переполнения (числа циклов) заносятся через схему 19 и сумматор 16 в регистр 15, Сигналы перехода из О в 1 с выхода схемы 10 через схему 20 и сумматор 16 также заносятся в регистр 15, но, начиная со второго разряда регистра, что равносильно умножению на 2; задержка на один разряд может быть выполнена на статическом триггере или линии за держки на один такт. Эти импульсы складываются с содержимым регистра 15, Процесс вычисления продолжается до тех пор, пока 8содержимое регистра 15 не станет равным нулю. Если счетчик 2 выполнит и циклов, то врегистре 1 зафиксируется число и, а на входрегистра 15 поступит число)г+2 0+ 1+2++ (л+ 1) ,которое должно быть равно р, то естьи+ 20+1+2+ +(ц - 1) = 10 +2 ( - ),.2г 15 Сигнал переполнения с выхода регистра 15проходит через схему 17 по сигналу Р+ разряда и изменяет состояние триггера 18, потенциалом которого прекращается выполнение операции извлечения квадратного корня.20 В качестве примера использования устройства на фиг. 2 приведена блок-схема цифрового аналога для решения задачих = 1 рд/з. 25 В этой схеме введен дополнительный регистр 30, аналогичный регистр 1 (см. фиг. 1), и вторая схема выделения сигналов перехода.Операции умножения, деления и сложения (по блок-схеме, приведенной на фиг. 2) вы полняются одновременно. В регистр 30 заносят число р, в счетчик-регистр 34 - число в счетчик-регистр 36 - дополнение числа д и в регистр 31 - число з, Результат 1+ро/з образуется в счетчике-регистре 34, Вычисление 35 начинается при счете счетчика-регистра 32 ипродолжается до тех пор, пока содержимое счетчика-регистра 36 не будет равно нулю.Прн этом, если число циклов счетчика-регистра 32 принять за С, то С з=о, а С р = хь 40откуда х 1= Но так как перед началом вычислений всчетчик-регистр 34 было занесено число 1, то 45 окончательный результат получаемх = 1 р//з. Предложенное СЦВУ позволяет создаватьпеременные программно-управляемые вычис чительные структуры с различными алгоритмическими возможностями, изменяемыми разрядностью, быстродействием, системой счисления на базе однотипных элементов,по простейшим алгоритмам. В качестве основного 55 вычислительного элемента приняты сдвигающий регистр с сумматором, который может быть выполнен как элемент однородной среды в виде большой интегральной схемы. Предмет изобретения Специализированное цифровое вычислительное устройство, содержащее регистры, счетчики и блок управления, соединенный 63 с регистрами н с выходами переполнениясчетчиков, схему тактирующих импульсов, сое диненную со входом схемы получения потенциалов разрядов, выходы которой соединены со входами блока управления, сумматоры, триггеры, блок образования дополнительного кода, схемы совпадения и схемы разделения, отличающееся тем, что, с целью расширения функциональных возможностей, оно содержит схему выделения сигналов перехода, счетчик переходов, выход которого соединен с первым входом первого сумматора, выход которого соединен со входом счетчика переходов, первый дополнительный регистр, выход которого соединен с его входом через первую схему совпадения, второй и третий регистры, выходы, которых через вторую и третью схемы совпадения соединены с первыми входами второго и третьего сумматоров, выходы которых соединены со входами второго и третьего регистров соответственно, выход второго сумматора через четвертую схему совпадения соединен с первым входом первой схемы разделения, второй вход которой соединен с выходом первого регистра, а выход - с первым входом схемы выделения сигнала перехода, второй вход которой соединен с выходом счет чика переходов и через пятую и шестую схемы совпадения соединен с первыми входами второй и третьей схем разделениявыходы которых соединены со вторыми входами второго и третьего сумматоров соответственно, выход 10 схемы выделения сигналов перехода черезседьмую и восьмую схемы совпадения соединен со вторыми входами второй и третьей схем разделения соответственно, а через девятую схему совпадения соединен со входом 15 блока образования дополнительного кода, выход которого соединен с третьим входом второй схемы разделения, выход третьего регистра через десятую схему совпадения соединен с установочным входом триггера, выход кото рого через одиннадцатую схему совпадениясоединен со вторым входом первого сумматора,408304Риг.2Составитель Р. Аршавский Редактор А. Зиньковский Техред Л. Богданова Корректоры: Е. Давыдкинаи В. Петрова Заказ 834/15 Изд.311 Тираж 647 Подписное ЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий Москва, Ж, Раушская наб., д. 4 бТипография, пр. Сапунова, 2
СмотретьЗаявка
1455836
Авторы изобретениБ. Б. Тимофеев, М. М. Сухомлинов, Н. К. Ференец, Д. П. Степке, В. М. Никитенко, В. Оверко, Т. А. Пршисовска, Н. Лыфарь
МПК / Метки
МПК: G06F 7/38
Метки: вычислительное, специализированное, цифровое
Опубликовано: 01.01.1973
Код ссылки
<a href="https://patents.su/6-408304-specializirovannoe-cifrovoe-vychislitelnoe-ustrojjstvo.html" target="_blank" rel="follow" title="База патентов СССР">Специализированное цифровое вычислительное устройство</a>
Предыдущий патент: В п т б чп rfnfntrii т bnoiiiipiyi
Следующий патент: Устройство для извлечения квадратного корня
Случайный патент: Станок с дисковой пилой