Запоминающее устройство

О П И С А Н И Е 289448ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЙЬ 1 оз Ссеетскиз Социалистическил РесктбликЗависимое от авт, свидетельстваЗаявлено ОЗЛ 11.1969 ( 134168926-9)с присоединением заявкиПриоритет МПК 6 11 с 27/00 Комитет оо делам изобретений и открытий ори Совете Министров СССРУДК 621.394.65(088 8) Опубликовано 08.Х 11,1970. Бюллетень1за 1971 Дата опубликования опцслцпя 1.11.1971 Авторыизобретения Ю, Г. Шемалев и Е. С. Горбунов Заявитель ЗАПОМИНАЮЩЕЕ УСТРОЙС ВО Предлагаемое устройство относится к области телеграфной связи, а именно к радиотелеграфным системам с автоматическим запросом ошибочно принятой информации.Известны запоминающие устройства для те леграфных систем с автоматическим переспросом ошибочно принятой информации, содержащие схему согласовац 11 я с матрццей, матрицу памяти, схемы формирования адреса записи и считывания и В 1.ходи)ю схе 1 у. Однао 10 в известных устройствах возможны 11 скажения из-за отсутствия автоматической установки мини мал ьного време 1 ш за,паздывация считывания в цачальныи момент включения и после случа 1 и 1 ых сбоед. Эти устройства недостаточно 15 надежды прц изменении внешних условий и не располагают схем а ми автоматического контроля работоспособности.Предлагаемое запоминающее устройство обеспечивает автоматическую установку ми цимального времени запаздыва 1 шя, позволяет осуществлять автоматический контроль, работоспособности и повысить надежность устройства. Достигается это тем, что между выходом старта схемы согласования и выходом 25 старта матрицы вкгночена схема управления записыо старта, а мсжду,выходом матрицы и входом выходного устройства включена схема восстановления старта, причем выход старта матрицы и выход импульсов старто- ЗО вой полярности выходного устройства сосдпцецы соответственно с двумя входлмц специа;ьной схемь 1 конгроля.В схеме согласованя с матрццей выход сердечника старта регистра последовательцопараллельного прес бразователя соедццсц цепью с соотзегствующим входом схемы стартстопного пуска, выход которой подключен зл одгн вход схемы совпадения импульсов, соединенной вторым входом с цепью импульсов пер- ВОГО такта, л Входом - со Входом к,110 чевоп схемы разрешения злпцсп, включенной последователы 10 В епь,пе 1 езаписи имильдов Всех сердечников рег:1 с гр л.В схеме матрицы последовлтсльцо с импульсным источи:ком записи и считывания ВКЛ 0 Ец ЦСТО 1 Н 1 К ПОСТОЯЦЦОГО ТОК 1 ОПРЕДЕЕцной величины, плюсоой контакт которого злземлеп, причем матрица разделенл цл сокВи 1, связанные между собоц по цепям злпцсц и г итывацця через рлздсл 1 пельш 10 диоды.1-1 а фцг. 1 приведена блок-схема запоминающего устроцстда; цл фцг. 2 - функционалц 1 я схема согласован,1 я с млтрццси; ца фцг. 3 - - приццппилл.ная схема матрицы; ца фиг. 4 - фу 1 нкцпональная схема запоминающего устройства.Предлагаемое устройство (см. фцг, 1) содеркит схем сог,лсоданця 1, имеющую шесть выходов по числу олзцков в телеграфной ком.бинации, соединенных через схемы И 2 с соответствующими входами матрицы памяти 3, Выход старта схемы согласования 1 соединен с соответствующим входом матрицы 3 через схему управления записью 4. Зта схема связана со схемой согласования отдельной цепью управления. Выход старта схемы согласовапия и выход старта матрицы соединены с двумя входамп схсмы упралешя выбором адреса записи 5, Третий вход схемы 5 связан с цепью импульсов считывания, а выход - с управляющим входом схемы формирования адреса записи 6. Схема б связанна с выходом старта схемы согласования 1.В,цепь выхода старта матрицы 3 включена схема восстановления старта 7, соединенная с соответствующим входом выходного устройства 8, а специальная схема контроля 9 соединена одним входом с отдельным выходом выходного устройства 8, а другим входом - с выходом старта матрицы 3. Для управления считыванием запоминающее устройство содержит схему формирования адреса считывания 10, сосдпнепную выходом с цепью считывания матрицы 3, а входом - с цепью импульсов считывания.Схема согласования (см. фиг, 2) содержит входной усилитель-ограничитель 11, выход которого соединен со входом схемы фазирования 12. Выход схемы фазирования 12 соединен с соотвегствующим входом схемы стартстопного пуска 13. Один из выходов этой схемы связан со входом формирования стробирующих импульсов 14. Выход схемы формирования стробирующпх импульсов соедпнен с одним из входов схемы И 15 и цепью импульсов второго такта регистра последовательнопараллельпого преобразования 16. Выход сердечника старта 17 регистра 16 соединен с соответствующим входом схемы стартсто:шого пуска 13. Второй выход схемы 13 соединен со входом схемы И 18, а на второй вход эгой схемы подключена цепь импульсов первого такта. На второй вход схемыИ 15 подключен также выход усилителя-ограничителя 11, Выход схемы И 18 соединен со входом ключевой схемы 19, которая включсна последовательно в цепи перезаппсн импульсов всех сердечников регистра 16, а выход схемы 14 соединен со входом записи информации регистра 1 б и входом схемы управления записью старта 4.Матрица памяти 3 (см. фиг. 3) выполнена по:схеме полных токов, Входы матрицы соединены с соотвегствуюшими усилителями записи 20 - 25. Элемент,памяти содержит один сердечник с прямоугольной петлей гпстерсзпса,и диод, Шесть элементов памяти представляют собой числовую ячейку для записи одной кодовой комбинации. Каждый элемент памяти 26 - 31 соединен с коллектором соответствующего входного усилителя записи 20 - 25.Цепи записи ше:тп элементов памяти 26 - 31 и коллекторпая цепь усилителя считывания 32 подсоединены через диоды к одному концу выходной обмотки импульсного транс 5 10 15 20 25 30 35 40 45 50 55 60 65 форматора 33. Этот трансформатор является импульсным истошиком питания цепи записи и считывания, Каждая числовая ячейка имеет свой импульсный источник, питания. Вторые концы выходных обмоток импульсных трансформаторов оедшсны в одну точку и поданы па отрица гсльную клемму отдельного источника постоянного 1 ока, плюсовой конец которого заземлен.Для уменьшения шуптирующего действия элементов памяти опи разделены на секции, каждая из которых соединена с цепями записи и считывания через разделительные диоды 34 - 36.Запоминающее устройство (см. фиг. 4) дейспвует следующим образом. Стартстопные сигналы с линии поступают на вход усилителя- ограничителя 11 схемы согласования. С усилителя-огранпчителя импульсы работы поступают па схему фазпрования 12, которая обеспечпваст установку стробирующих импульсов на середине рабочих посылок. Кроме того, схема фазпроваппя защигцает от ложных запусков прп наличии помех в канале связи. Если стартовая посылка была пе меньше половины нормальной длительности, с выхода схемы фазирования поступает импульс на запуск схемы стартстоппого пуска 13, которая воздействует на схему формирования стробирующих импульсов 14. Эта схема содержит схему И и бинарные делите:и частоты. На схему И (па один из входов) поступает отрицательныи потенциал триггера схемы стартстопного пуска 13, а на другой вход - отрицательные импульсы с частотой 800 гц с блока опорных частот. В результате с выхода схемы И на вход бинарного делителя частоты поступают импульсы с частотой 800 гц,в течение времени действия схемы стартстопного пуска.С выхода последего триггера бинарного делителя частоты импульсы с частотой следования 50 гц идут на схему формирования импульсов второго такта и на двухтактный регистр послсдоватсльпоэпараллельного преобразования 16. Импульсы первого такта поступают с частотой 800 гц с блока опорных частот. Импульсы второго такта поступают также на схему И 15, на второй вход которой подаются импульсы работы с усилителя-ограничителя 11. Импульсы второго такта совпадают с середппамп рабочих посылок и являются регенерпрующими. Опи совпадают на схеме И 15 с отрицательными пьедесталами раоочпх носылок в соответствии с пришедшей кодовой скомбпнацисй и последовательно вписывают 1 в регистр последовательно-параллельного преобразования 16 в моменты времени, когда в поступившей кодовой комбинации идет отрицательная посылка. Импульсы первого такта через схему И 18, открываемую схемой стартстопного пуска 13, поступают на ключемую схему 19, которая разрешает продвижение импульсов,В предложенном устройстве функции циклового делителя и последовательно-параллель 289448ного преобразователя совмещены в одном регистре .на сердечниках с прямоугольной неглей гистврезиса. Под воздействием тактовых импульсоз происходит продвижение записанной кодовой комбинации по регистру 1 б до тех пор, пока в момент второго такта со стартового сердечника не появится полол- тельный импульс, соответст 1 вуОщий стартовому бланку. Этот импульс возвратит схему стартстопного пуска в исходное. состояние, после чего закрывается ключевая схема 19 и за,прещает продвижение информации аппо регистру 16. Одцолремеиго возвращаются з исходное состояние триггеры делителя частоты.Когда Иа выходе сердечника старта появляется импульс, одновременно появляются импульсы на выходных обмотках тех сердечников бланков, в которых была записана 1, и на выходе специального ключа 37. Импульсы с выходов ключа 37 и соответствующих сердечников поступаОт иа схемы И 2 и одновременно записываются в матрицу 3. Зап:1 сь старта происходит следующим образом, Триггвр 38 соединен со схемой И 15 по счетному входу. Если в регистр 1 б поступает нечетное число 1 (нечетное число импульсов стартовой полярности), то триггер останется в таком положенни, что подключенная к нему схема И 39 будет открыта и стартовый импульс пройдет на запись в матрицу 3. Если число 1четное, то старт записан не будет, так как схема И 39 будет заперта.Поскольку ключ 37 управляет схемой формирования адреса записи б, которая каждый раз при поступлении старта изменяет адрес на один отсчет, то запись информации произойдет в ту ячейку матрицы, иа которую будет подано импульсное напряжение коммутатор- ного трансформатора (см. фиг. 3), связанного с соответствующим адресом (выходом) схемы формирования адреса записи.Импульсы считывания формируются в б;яке опорных частот 40, а управление их подачей может осуществляться от внешнего источника, например от радиотелеграфной аппаратуры с переспросом. При поступлении импульса считывания иа схему формирования адреса считывания 10 последняя изменяет адрес на один Отсчет. Считывается та ячейка матрицы, на которую будет подано импульсное напряжение с коммутаторного трансформатора, связанного с соответствующим выходом схемы формирования адреса считывания, и одновременно поступит импульс считывания на вход усилителя считывания 32 (см. фиг. 3).Для повышения устойчивости работы матрицы при изменении внешних условий последовательно с импульсными трансформаторами 33 включен источник постоянного тока, который приоткрывает диоды ячеек, устанавливая рабочую точку в начале линейного участка характеристики. Эта мера позволила значительно уменьшить неоднородность характеристик диодов,которая особенно заметна на нелинейном участке, и амплитуды импульсов, прохо 10 1," 2 з 25 30 3; 40 45 50 55 60 65 дящих через диоды, выравииваюгся. Кроме того, ячспки памяти подключены к усилителям зан 1 гси секциям 1 по несколько десяткоВ ячеек, раделенными специальными диодами 34, Л п 36. Это существенно уменьшает паразптную емкость и хВеличивает экВИВалентпое Ооратпое сопротивление ячеек памяти, нс работающих в дзиньй момент, что позволяет увеличить объем пахяти матрицы.Минимальный ф зовый сдвиг между записью и считыванием 1,25,1 Сек. Если в иачальньш момент схемы формирования адреса записи и счпть;Вация находятся в одинако,вом положеии.1, то за;11 сь и считывание происходят практивски без задержки. Если Отсутствует считывание, то запоминающее устройство заполняется, Однако, в начальньш момент включения ил; в силу случайной помехи во Впемя работы сх мы формирования адреса зз"лпси и с 1 итызз 1 ия могут Оказаться В разных положс:Иях, а это приводит и нежелательному зап"здываиию считывания и даже искажениям, например в том случае, когда импульсы считывания заблокированы, а запись продолжается, причем об-.оняет: ту ячейку, с которой должно начаться считывание. Устраняет этот эффокт специальная схема управления бр адреса записи, включенная между выходом старта схемь согласованя (кло 37) и выходом старта матрицы 3.Схема управления содержит схему запрет 41; триггер 42 и схему И 43, Если адреса записи и считызглия в гмомепт включения разошлись, то первый же импульс старта с выхода, ключа 37 подготовит триггер 42. Когда адрес считывания дойдет до ячейки, в которхю была згп.:Сана кодовая комбинация, на выходах усилителей 44 и 45 Возникст импульс старта. При этом импульс считывания не пройдет через схему запрет. 41, а триггер 42 возвратится в исходное состояние, Если очередного импульса старта в момент считывания не возникнет (что означает выборку из матрицы всей информации), то импульс считывания поступит на схему И 43 и на ее выходе возникнет импульс, обеспечивающий работу схемы формирования адреса записи от импульсов считывания.Таким образом, если в матрице отсхтствует информация, то изменение адресов записи и считывания осуществляется синфазно от импульсов считыв;ия. Если в матрицу записа 1 а хотя бы одна комбинация, то измепепие адреса записи происходит только от старта; при этом считывание догоняет запись, и только после считьгвания последней записанной комбинации изменение адресов записи и считывания снова осуществляется от импульсов считывания.Импульс старта вписывается в матрицу только при нечетном количестве импульсов стартовой полярности в кодовой комбинации. На выходе матрицы включена схема восстановления старта 7. Эта схема совмещена со схемой, параллельно.послвдовательного прсобразователя и работает следующим образом. В цепь выхода старта матрицы включен специальный усилит ль 44. Сердечники пяти бланков регистра параллельно-последовательного преобразования 4 б имеют дополнительные обмотки. Эти обмотки объедгигены и подключецы ца вход схемы И 47, а на второй вход этой схемы сцнфазно поступает импульс считывания.Если старт отсутствует, а хотя бы один бланк есть, то схема И 47 откроется, ее импульс поступит на усилитель 45 и по цепи обратной связи будет подан на отдельный вход усилителя 44, усилен и вписан ,в сердечник старта 17. Импульсы продвижения первого такта подаются в регистр с периодом 20 лсек. Импульсы второго тагла сдвинуты относительно им пульсов первого такта на 3 - 4,нксек.С выходной обмотки, сердечника старт ца вход выходного устройства 8 под действием тактовых ихгпульсов поступают импульсы работы, развернутые последовательно во времени. С одного пз первых каскадов усилителя 44 (до точки подключения цепи обратной связи, восстанавливающей старт) на вход схемы ИЛИ 48 поступают импульсы старта (если онц присутствуют). С отдельного выхода вы ходного устройства 8 на второй вход схемы ИЛИ 48 поступает последовательность рабочих посылок стартовой полярности с восстановленным стартом. Таким образом, яа вход триггера 49 пэступпет всегда четное колц.ество импульсов стартовой полярности и прц отсутствии ошибок в матрице триггер 49 всегда находится в одном состоянии, что позволяет выделить сигнал ошибки на специальную систему сцгпализац;ш, так кап при возникновении сбоя триггер изменяет свое состояние,Предмет изобретения1. Запоминающее устройство для радцогелеграфных систем с автоматическим переспросом ошибочно принятой информации, с возможностью переприема телеграфной информации, содержащее схему согласоваиия с матрицей, матрицу памяти, схемы формирования адреса записи ц считывания и выходную схему, отлицагощееся тем, что, с целью автоматцзации установки минимального времени запаздывания считывания в начальный моментвключения и после случайных сбоев при одновременном упрощении устройства, повышении5 его надежности и автоматизации контроля работоспособностц, выход старта указанной схемы согласования с матрицей, выход стартаматрицы и цепь импульсов считьпвания соединены с соответствующими входами схемы уп 10 равления выбором андреса зациси, выход которой связан с управляющим входом схемы формирования адреса записи, и, кроме того, между выходом старта схемы согласования сматрицей и входом старта матрицы,включе 15 на схема управления записью старта, отдельный вход которой соедцнен цепью управления с выходохг импульсов стартовой полярности схемы согласования, а между выходомматрицы и входом вьгходного устройства вклю 20 чена схема восстановления старта, причемвыход старта матрицы и выход,для импульсов стартовой полярности выходного устройства соединены соответственно с двумя входами специальной схемы контроля.25 2. Устройство по п, 1, отличающееся тем, чтов схеме согласования с матрицей выход сердечципа старта регистра последовательнопараллельного преобразователя соединен совходом схемы стартстопного пуска, выход ко 30 торой подключен ца вход схемы совпаденияимпульсов, соединенной вторым входом сцепью импульсов перього такта, а выходом -со входом к,почевоц схемы разрешения записи, через которуго соединены все цепц записи35 регистра последовп ельно-,параллельного преобразователя,3, Устройство по п. 1, отлацагощееся тем,что, с целью уменьшения влияния разбросапараметров элементов матрицы памяти на ус 40 тойчцвость ее работы прц изменении источников питания и окруткающей температуры, зсхеме матрицы последовательно с импульснымисточником записи и считывания включен источник постоянного тока определенной величи 45 ны, плюсовой контакт которого заземлен, аматрица разделена па секции, связанные между собой по цепям записи и считывания черезразделительные диоды,289448 юЙ 4 г4.гг гоставитель 3, П. РапопортРедактор И, Г. Карпас Корректор Г, С, Мухина Изд, Ме 16 Заказ 4/18 Тираж 480 Подписное ЦНИИПИ Комитета по делам изооретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб д. 45попвафия, пр. Сапунова,