Устройство кодирования

530 ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИХЕСПУБЛИК 19) (11) ТЕЛ ЬСТВУ. К АВТОРСКОМУ о тоды 108 управ, по- сигнал бразо- оступаПрин ления фо ступающ выбора те вания на ющие на- 2,ОСУДАРСТВЕННОЕ ПАТЕНТНОЕЕДОМСТВО . СССРОСПАТЕНТ СССР) САНИЕ ИЗО. М 1300639, кл. Н 03 М 7/00, 1985. Изобретение относится к устройствам преобразования цифровой информации с целью защиты ее от неавторизованного чтения при передаче по каналам связи и хранении на машинных носителях и может быть использовано в сетях ЭВМ, АСУ, при обмене данными с удаленными терминалами и в других случаях, когда возникает необходимость хранения и передачи конфиденциальной информации.Цель изобретения - повышение криптостойкости и быстродействия,На фиг.1 и 2 приведена функциональная схема устройства кодирования.На фиг.1 показачы блок управления 1, блок преобразования информации 2, содержащий счетчик 3, шифраторы 4, узел коммутации 5, элементы ИЛИ 6, коммутаторы 7 и коммутатор инверсных преобразований 8.В исходном состоянии на выходе блока 1 управления сигналов нет, в коммутаторе 51)5 6 06 Г 13/00, 5/00(54) УСТРОЙСТВО КОДИРОВАНИЯ (57) Изобретение может быть использовано в качестве персонального преобразователя информации в сетях ЭВМ, АСУ, при обмене данными с удаленными терминалами и в других случаях, когда необходима защита информации от неавторизованного чтения при хранении и передаче данных, Цель изобретения - повышение криптостойкости и быстродействия, Устройство содержит блок управления, счетчик, шифраторы и элементы ИЛИ, два узла коммутации, три коммутатора и коммутатор инверсных преобразований, 2 з.п. ф-лы, 2 ил. 7 - 1 вход 14 запрещен,а вход 23 соединен с выходом 19, который через коммутатор 8 соединен с его выходом 20, коммутаторы 7-2, 7 - 3 разрешены, узлы коммутации 5 - 1, 5 - 2 запрещены,При подаче на вход 13 - 1 сигнала он поступает в узел коммутации 5 - 1, в котором разрешается вход 14, и на вход коммутаторе 7-3, который запрещается.Затем поступает код на вход 9 блока 1 управления. После приема полного кода кодирования на его выходе 10 формируется сигнал, поступающий на выход устройства,при этом подача кода на вход 9 запрещается в код кодирования, блок 1 мирует уставку на выходе ю в счетчик 3, а также ущей подпрограммы прес ыходе, например, 18-2, и ходы узлов коммутации 5 -соответствующая подпрограмма инверсных преобразований. Кроме того, поступает сиг налготовности на выход 11. прещенного коммутатора 7-3; через 10 15 20 30 ну, группу элементов ИЛИ 6 - 1, коммутато маются и устройство возвращается в исход 55 в которых разрешаются выходы 21 - 2, 22 - 2, Кроме того, сигнал поступает на вход 18 - 2 коммутатора 8, в котором подготавливается В этом случае сообщения с входа 14 через узел коммутации 5-1 поступают: через группу элементов ИЛИ 6 - 2 на вход зашифратор 4-2, в котором искажаются по закону данного шифратора, группу элементов ИЛИ 6 - 1, коммутатор 7 - 2 на вход 23 коммутатора 7-1, и с его выхода 19 через коммутатор 8, в котором проходят соответствующие инверсные преобразования, поступают на выход 20, с которого через группу элементов ИЛИ 6 - 3 подаются на выход 15, а также на вход элемента ИЛИ 6-4,Признаки сообщений с выхода элемента ИЛИ 6 - 4 поступают на счетный входсчетчика 3, в котором суммируются с уставкой, При переполнении счетчика 3 на его выходе 17 формируется сигнал, поступающий в блок 1 управления, в котором; снимается сигнал готовности с выхода 11; на вход 16 подается новая уставка, которая запоминается в счетчике 3, сигнал с выхода 17 снимается; снимается сигнал с выхода 18 - 2 и подается на другой выход, например 18 - 1; подается сигнал готовности на выход 11.В этом случае сообщения с входа 14 через узел 5 - 1, его выход 21-1, шифратор 4-1, в котором искажаются по другому закоры 7 - 2, 7-1 поступают на вход 19 коммутатора 8, в котором производятся другие инверсные преобразования, и с его выхода 20 через группу элементов ИЛИ 6 - 3 поступают на выход 15, а также через элемент ИЛИ 6-4 на вход счетчика 3, в котором суммируются с новой уставкой..Так реализуются прямые преобразования.После окончания работы сигнал с выхода 13-1 снимается, и на вход 12 поступает сигнал сброса, который подается в счетчик 3 и блок 1 обнуляет их, при этом с выходов 10, 11, 18 блока 1 управления сигналы сниное состояние. При обратных преобразованиях сигнал поступает на вход 13-2 и подается; на вход узла коммутации 5-2, в котором разрешается вход 24; на вход коммутатора 8 инверсных преобразований, в котором запрещается выход 20 и разрешается выход 24; на вход коммутатора 7-2 и запрещает его; на вход коммутатора 7 - 1, в которомвыход 19 переключается на вход 14 40 45 Затем на вход 9 подается тот же код, что и при прямых преобразованиях, при этом на выходах 10, 18-2 и 11 формируются сигналы, на вход 16 счетчика 3 поступает та же. уставка.После этого на вход 14 поступают искаженные сообщения, которые через коммута-. тор 7 - 1 поступают на вход 19 коммутатора 8, где аналогично:проходят инверсные преобразования, и с его выхода 24 через второй узел коммутации 5 - 2, его выход 22-2 поступают в шифратор 4 - 2, где реализуются обратные преобразования, после чего "чистые" сообщения через группу элемен- тов ИЛИ 6-2, коммутатор 7-3, группу элементов ИЛИ 6 - 3 поступают на выход 15, а признаки таких сообщений подаются на вход счетчика 3, в котором суммируются с уста вкой.На фиг.2 показан блок 1 управления, содержащий память программ преобразования 25, накопитель подпрограмм 26, формирователь уставок 27, задатчик алгоритма 28, узел ввода подпрограмм 29, При этом адресные входы 9 блока управления являются информационными входами памяти 25 . программ преобразования, первые 30, вторые 31 и третьим 32 информационные выходы которой соединены соответственно с входами накопителя 26 подпрограмм, формирователя 27 уставок и установочными входами задатчика 28 алгоритмов, первый выход 36 которого соединен с входом сброса накопителя 26 и входом сдвига памяти 25, управляющий выход 10 которой является первым выходом управления блока и соединен с вторым входом задатчика 28, третий вход 17 которого является входом логического условия блока, первая группа 16 выходов поля управления которого является выходом формирователя 27 уставок, управляющие входы которого соединены с первой группой выходов 35 узла 29 ввода подпрограмм, вторая группа выходов 34 и первая группа входов 33 которого соединена с входами и выходами накопителя 26 подпрограмм, при этом вход сброса блока соединен с входами сброса памяти 25, задатчика 28 и узла 29 ввода подпрограмм, управляющие вход 40 и выход 39 которого соединены соответственно с вторым выходом и четвертым входом задатчика 28 алгоритма, вход 37 продвижения и первый 38, второй 41 выходы продвижения которого соединены соответственно с выходом продвижения и первым, вторым входами продвижения узла 29, управляющий выход 11 и группа адресных выходов 18 которого являются вторым выходом управления и второй группой выходов поля управления блока,В исходном состоянии сигналов на выходах памяти 25, накопителя 26, формирователя 27, эадатчика 28 и узла 29 нет.Память 25 программ преобразования, после приема на входе 9 полного кода ключа, формирует сигнал на выходе 10, поступающий на выход блока, при этом подача кода на вход 9 прекращается, и на вход эадатчика 28, в котором передается на выход 36, и поступает на вход сброса накопителя 26 и вход продвижения памяти 25.В этом случае на выходы 30, 31, 32 поступают соответствующие коды, после чего в памяти 25 реализуется операция сдвига, которая необходима для выдачи на эти выходы нового кода в следующем цикле работы. Пусть сигналы поступали на входы 30-1 и 30 п 1 накопителя подпрограмм 26, который запоминает адреса выбранных подпрограмм и формирует сигналы на выходах 33-1, 33 в, поступающие в узел 29 ввода подпрограмм. Сигналы с выхода 32 поступают в задатчик 28, который задает соответствующий алгоритм выбора адресов подпрограмм в узле 29, Предполагается, что заданный алгоритм требует последовательного введения выбранных адресов. Кроме того, эадат, чик 28 формирует сигнал продвижения на выход 38. Код с входа 31 формирователя 27 передается на выход 16, как уставка для первой и второй в группе подпрограммы.Сигнал с выхода 38 задатчикэ 28 поступает в узел 29, на выходах 11 готовности и 18 - 1 адреса первой в группе выбранных подпрограмм формируются сигналы, поступающие на выход блока.Начинается передача данных, и после передачи группы сообщений на вход 17 задатчика 28 поступает сигнал, который передается на вход продвижения 38 узла 29 ввода подпрограмм, в котором; снимаются сигналы с выходов 11 и 18 - 1; формируется сигнал на выходе 34 - 1, поступающий в накопитель 26, с выхода 33-1 которого снимается сигнал; формируются сигналы на выходах 11 и 18 в; формируется сигнал на выходе 35 - 1, поступающий в формирователь 27, на выход 16 которого, с заданной задержкой, поступает новый (искаженный) код уставки, при этом снимается сигнал с входа 27 задатчика 28; Начинается передача следующей группы сообщений, и прсле ее окончания на вход 17 снова подается сигнал, через задатчик 28 передаваемый на вход 38 узла 29, в котором снимаются сигналы готовности и адреса обработанной подпрограммы с выходов 11 и 18 гп и формируется сигнал на выходе 34 е, поступающий в накопитель 26, Ф о р мул а и за бр ете н и я 35 1. Устройство кодирования, содержащее блок управления и блок преобразования информации, причем выходы блока преобразования информации являются выходами устройства, вход сброса которого 40 соединен с входом сброса блока управления, первый и второй выходы управления которого являются выходами конца приема информации и выходом готовности приема информации устройства соответственно, 45 информационные входы блока преобразования информации соединены с информационными входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения криптостойкости и быстродействия, входы уп равления загрузкой и выводом блокапреобразования информации являются одноименными входами устройства, адресные входы блока управления являются входами задания кода типа кодирования устройст ва, первая и вторая группы выходов поляуправления блока управления соединены с первой и второй группами адресных входов блока преобразования информации соответственно, выход конца преобразования которого соединен с входом логического ус 10 15 20 25 30 с выхода 33 п 1 которого сигнал снимается, Кроме того, формируются сигналы на выходах 37 и 35 а,Сигнал с выхода 37 поступает в зэдэтчик 28 и передается на вцход 36, с которого поступает в накопитель 26 и на вход продвижения памяти 25, подающей на выходы 30, 31, 32 новые коды, Пусть сигналы поступили на выходы 30-2 тогда в накопителе 26 формируются сигналы на выходах 33-2, ., с которых они поступают в узел 29, где формируются сигналы на выходах 18 - 2 и 11, а также снимается сигнал с выхода 37, Код с выхода 32 поступает в задатчик 28, который задает новый алгоритм ввода выбранных адресов подпрограмм, например разделение выбранных программ на две группы и ввод одной из групп или поочереднцй ввод подпрограмм из таких групп,Сигнал с выхода 35 узла 29 поступает в формирователь 27, который код с входа 31 с задержкой, достаточной для ввода новой 18-2, , группы подпрограмм, передает на выход 16 блока, при этом снимается сигнал с входа 17,После этого продолжается передача данных, для преобразования которых выбраны адреса новой группы подпрограмм 18 - 2,.Тэк продолжается до поступления на вход 12 сигнала сброса, выдаваемого на входы памяти 25; задатчика 28, узла 26, которые возвращаются в исходное состояние.ловия блока управления, а его вход сброса является входом сброса устройства.2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок преобразования информации содержит два узла коммутации; гп шифраторов (где щ - число, определяющее количество типов возможных преобразований в принятом решении), счетчик, три группы элементов ИЛИ, элемент ИЛИ, три коммутатора и коммутатор инверсных преобразований, причем информационные входы блока соединены с информационными входами первого узла коммутации и первыми информационными входами первого коммутатора, вторые информационные входы которого соединены с выходами второго коммутатора, информационные входы которого соединены с выходами элементов ИЛИ первой группы, 1-е (1=1.гп) входы элементов ИЛИ первой и второй групп соединены соответственно с выходами первого и второго узлов коммутации (в первой группе с информационными выходами второго узла коммутации непосредственно и через шифраторы с информационными выходами первого узла коммутации, а во второй группе непосредственно соединены с информационными выходами первого узла коммутации и через шифраторы - с информационными выходами второго узла коммутации), группа адресных входов блока соединена с группой адресных входов первого и второго узлов коммутации и образует вторую группу адресных входов блока, которая также соединена с группой адресных входов коммутатора инверсных преобразований, первая группа выходов которого соединена с группой информационных входов второго узла коммутации, при этом в информационных выходов первого и второго узлов коммутации подключены к прямым и обратным входам а шифраторов соответственно (перепутывание цепей осуществляется в шифраторах, поэтоМу подключение к их входах элементов ИЛИ первой и второй групп позволяет получить прямые и обратные преобразования нэ одних и тех же шифраторах при запрещении второго узла коммутации и третьего коммутатора для прямых преобразований, или первого узла коммутации и второго коммутатора для обратных преобразований), выходы элементов ИЛИ второй группы соединены с информационными входами третьего коммутатора, выходы которого соединены с первыми информационными входами третьей группы элементов ИЛИ, вторые информационные входы которой соединены с второй группой информационных выходов коммутатора инверсных преобразований,управляющий вход которого соединен с первым разрядом входа управления блока и с управляющими входами второго узла коммутации первого и второго коммутаторов, 5 второй разряд входа управления блока соединен с управляющими входами первого узла коммутации и третьего коммутатора, выход третьей группы элементов ИЛИ является выходом блока и через элемент ИЛИ 10 соединен со счетным входом счетчика, выход переполнения которого соединен с выходом конца преобразования блока, первая группа адресных входов которого соединена с группой информационных входов счет чика, вход сброса которого является входомсброса блока, при этом выход первого коммутатора соединен с группой информационных входов коммутатора инверсных преобразований.203. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок управления содержит память программ преобразования, накопитель подпрограмм, формирователь уставок, 25 задатчик алгоритмов и узел ввода подпрограмм, при этом адресные входы блока управления являются информационными входами памяти программ преобразования, первые, вторые и третьи информационные 30 выходы которой соединены соответственнос входами накопителя подпрограмм, формирователя уставок и установочными входами задатчика алгоритмов, первый выход которого соединен с входом сброса накопителя 35 подпрограмм и входом сдвига памяти программ преобразования, управляющий выход которой является первым выходом управления блока и соединен с вторым входом задатчика алгоритмов, третий вход ко торого является входом логическогоусловия блока, первая группа выходов поля управления которого является выходом формирователя уставок, управляющие входы которого соединены с первой группой 45 выходов узла ввода подпрограмм, втораягруппа выходов и первая группа входов которого соединены с входами и выходами соответственно накопителя подпрограмм, при этом вход сброса блока управления со единен с входами сброса памяти программпреобразования, задатчика алгоритмов и узла ввода подпрограмм, управляющие вход и выход которого соединены соответственно с вторым выходом и четвертым вхо дом задатчика алгоритмов, входпродвижения, первый и второй выходы продвижения которого соединены соответственно с выходом продвижения и первым, вторым входами продвижения узла ввода подпрограмм, управляющий выход и группаадресных выходов которого являются вторым выходом управления и второй группой выходов поля управления блока управления.1783530 тэвитель В,Скрипкоред М.Моргентал Корректо Редактор Г.Бел ач я одственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина Про Заказ 4517 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб 4/5