Ячейка матричного коммутатора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 51)5 6 06 с 7/00 ГОСУДАРСТВЕ ННОЕ ПАТЕНТНОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ТЕ ИЗОБ ПИСА АВТО РСКО ВИДЕТЕЛ ЬСТВУ ститутый,МУТА элементов, причем первые входы и выходы коммутирующих элементов связаны с блоками согласования интерфейсов первой группы. а вторые входы и выходы соединены с блоками согласования второй группы.Недостатком данного устройства является ограниченность функциональных воз. можностей.Наиболее близкой к изобретению по ительвано в роении ессорНОСИТСЯ К ВЫЧИСЛ ет быть использо лемента при пост ИСТЕМ МНОГОПРОЦ х структур, утирующее устро уппы блоков согл первые вход и соединены с соо и выходами устро атрицу коммутир Изобретение от ной технике и мож качестве базового э коммутационных с ных вычислительныИзвестно комм содержащее две гр ния интерфейсов, каждого иэ которых вусощими входами узел настройки и м ство, сова- выход ветстйства, ющих технической сущности является ячейка матричного коммутатора, содержащая схему(21) 4787842/24 зователь кода, входы которого соединены с (22) 30,01.90 четырьмя информационными шинами, ре- (46) 23,12.92, Бюл, Ь 47гистр, информационные входы которого со- (71) Киевский политехнический ин единены с выходами первого и второго с 72) И.В.Братусина, А.Г,Накалюжн преобразователей кодов, причем синхров-В,П,Тарасенко и Е,М,Швец ход регистра подключен к шине синхронис 56) Авторское свидетельство СССР зации, четыре элЕмента И, первые входы сч. 1118993, кл, СЗ 06 Р 3/04, 15(16, 1983, которых подключены к первым четырем вьсАвторское свидетельство СССР .ходам регистра, вторые входы элементов И В 1290291, кл. 6 06 Р 7/00, 1985. соединены с шиной настройки, четыре шинс 54) ЯЧЕЙКА МАТРИЧНОГО КОМ ТО- ныхформирователя, входьс выборки кри- РА сталла которьсх соединены с выходами (57) Изобретение относится к вычислитель- элементов И, Входы задания направления ной технике и может быть использовано в шинных формирователей соединены с втокачестве базового элемента при построениирыми четырьмя выходами регистра, инфоркоммутирующих систем многопроцессор- мационные входы первого и второго ных вычислительных структур, Цель изобре- шинных формирователей гсодключены к тения - расширение функциональных первойинформационнойшине,информацивозможностей за счет обеспечения четырех- онные входы третьего и четвертого шинных направленной коммутации данных. Ячейка преобразователей соединены с третьей инматричного коммутатора содержит шесть формационной шиной; выходы первого и схем сравнения, первые и вторые входы четвертого шинных формирователей под.которых подключены попарно к четырем ключены к второй информационной шине, информационным шинам, первый преобра-выходы второго и третьего шинных формизователь кода, входы которого соединены с рователей подключены к четвертой инфорвыходами схем сравнения, второй преобра- мационной шйне. 1 ил 2 табл,сравнения, ВЯ-триггер, элемент И и шинный первой по шестую, входы младших разряформирователь, причем первый и второй дов регистра соединены с выходами второго входы схемы сравнения соединены с первой шифратора, входы которого соединены с и второй информационной шинами ячейки, шинами данных ячейки, первая шинаданвход сброса ячейки соединен с й-входом 5 ных которой соединена с первыми входами ЯЯ-триггера, первый вход элемента И сое- второй и третьей схем сравнения, вторая динены с настроечным входом ячейки, вы- шина данных ячейки соединена с первыми ход "Не равно" схемысравнения соединен входами четвертой и пятой схем сравнения, с Я-входом ВЯ-триггера, тактовый вход кото- первый вход шестой схемы сравнения соерого соединен с входом синхронизации 10 динен с вторыми входами второй и четвер- ячейки, вход задания направления ячейки той схем сравнения и третьей шиной данных соединен с первым управляющим входом ячейки, четвертая шина данных которой сошинного формирователя, второй управляю- единена с вторыми входами третьей, пятой щий вход которого соединен с выходом эле- и шестой схем сравнения, первый двунапмента И, второй вход которого соединен с 15 равленный вход второго шинного формироинверсным выходом ЙЯ-триггера, первая вателя соединен с первой шиной данных информационная шина ячейки соединена с ячейки, третья шина данных которой соедиинформационными входами шинного фор- нена с первыми двунаправленными входамирователя, выходы которого соединены с ми третьего и четвертого шинных второй информационной шиной ячейки, 20 формирователей, вторые двунаправленныеНедостатками данного устройства явля- входы второго и третьего шинных формироются ограниченные функциональные воз- вателей соединены с четвертой шиной данможности, так как оно не может быть ных ячейки, вторая.шина данных которой использовано для связи между процессор- соединена с вторым двунаправленным вхоными элементами одной группы в матрич дом.четвертого шинного формирователя, ном коммутаторе. Благодаря введению дополнительноЦель изобретения - расширение функ- трех шинных формирователей, пяти схем циональных возможностей устройства за сравнения, двух шифраторов, регистра и сосчет обеспечения четырехнаправленной ответствующих связей между элементами коммутации данных, 30 коммутирующей ячейки, а также благодаряПоставленная цель достигается тем, что изменению способа настройки обеспечиваячейка матричного коммутатора, содержа- ется настройка коммутации четырех инфорщая первый шинный формирователь, пер- мационных шин по символическим именам вую схему сравнения и первый элемент И,: непосредственно одной ячейкой, а не чевыход которого соединен с входом выборки 35 тырьмя коммутирующими ячейками по пропервого шинного формирователя, первый и тотипу. Значительно расширены второй двунаправленные входы которого функциональные возможности ячейки. Комсоединены соответственно с первой и вто- мутационное поле, построенное на таких рой шинами данных, причем первый и вто- коммутирующих ячейках, позволяет связырой входы первой схемы сравнения 40 вать элементы одной группы для создания соединены соответственно с первой и вто- подобныхсвязей ячейкой-прототипомнеоброй шинами данных ячейки, дополнительно ходимо построение коммутирующего узла содержитдва шифратора, регистр, со второ- из более чем четырех коммутирующих элего по четвертый шинные формирователи, с ментов, при этом значительно возрастают второй по шестую схемы сравнения и с вто аппаратурные затраты).рого по четвертый элементы И, выход К-го На чертеже дана структурная схема элемента И (К = 2, 3, 4) соединен с входом предлагаемой ячейки.выборки К-го шинного формирователя, вход Ячейка матричного коммутатора содервыбора направления которого и вход выбо- жит четыре шины.1-4, шесть схем.сравне- . рЭ направления первого шинного формиро вия 5-10, два шифратора 11 и 12, региСтр 13, вателя соединены с выходами младших четыре элемента И 15-18, четыре шинных .разрядов регистра, выходы старших разря- формирователя 20-23, причем выход 1-го дов которогосоединены с первыми входами элемента И (1 = 15, 16, 17, 18) соединен с элементов И с первого.по четвертый; вторые входом выборки -го шинного формироватевходы которых соединены с настроечными ля Д = 20, 21, 22, 23) соответственно, вход55вхОдами ячеики, тактовый вход кбторой со- выбора направления которого соединен с единен с тактовым входом регистра, входы выходами младших разрядов регистра 13, старших разрядов которого соединены с вы- выходстарших разрядов которого соединеходами первого шифратора, входы которого ны с первыми вхоДами, элементов И с 15-го соединены с выходами схем сравнения с по 18-й, вторые входы которых соединены снастроечным входом 19 ячейки. тактовый Выходные сигналы шифраторы 11 и 12 вход 14 которой соединен с тактовым вхо- поступают на информационные входы регидом регистра 13, входы старших разрядов стра 13 и записываются в него синхросигнакоторого соединены с выходами шифратора лом с шины 14 синхронизации, тем самым 11, входы которого соединены с выходами 5 заканчивается режим настройки и сигнал схем сравнения с 5-й по 10-ю, входы млад- настройки снимается с шины 19,ших разрядов регистра 13 соединены с выходами шифратора 12, входы которого Теперь пошине 19 настройки высокий соединены с шинами 1 - 4 данных ячейки, потенциал, который поступает на вторые шина 1 данных которой соединена с первы входы элементов 15-18 И, и на их выходах ми входами схем 5 - 7 сравнения, шина 2 повторяются сигналы с первых четырех выданных ячейки соединена с первыми входа- . ходов регистра 13. В соответствии со значеми схем 8 и 9 сравнения и вторым входом ниями этих сигналов включится схемы 5 сравнения, первый вход схемы 10 соответствующий шинный формирователь, сравнения соединен с вторыми входами 15 а значения сигналовс вторых выходов реги- схем 6 и 8 сравнения и шиной 3 данных стра 13 определяет направление передачи ячейки, шина 4 данных которой соединена с информации.вторыми входами схем 7, 9 и 10 сравнения, Пусть необходимо обеспечйть передачу первые двунайравленные входы шинных информации из шины 1 в шину 2. Тогда Формирователей 20 и 21 подключены каине 20 совпадение старших (и) разрядов симво данных, первые двунаправленные входы лических имен, поступающих н., схему сравшинных формирователей 22 и 23 подключе- нения 5 с шин 1 и 2, даст на выходе этой ны к шине 3 данных ячейки, шина 2 данных схемы единичный сигнал. На адресные вхокоторой соединена с вторыми двунаправ- ды шифратора 11 поступит код, распололенными входами шинных формирователей 25 женный в шестой строке табл, 1 (100000).20, 23, а шина 4 данных ячейки соеДинена с Соответствующий ему выходной код 1000 вторыми двунаправленными входами шин- определит включение шийного формированых формирователей 21, 22. теля 20. Младший разряд передающего каЯчейка матричного коммутатора раба- наларавенединицевданномслучае-Шина . тает следующим образом. В начале на 1), Искомый код находят в седьмой строке, стройке схемы нулевой потенциал, табл,2. В соответствии с этим кодом на вход подаваемый на настроечный вход 19, уста- задания направления шинного формированавливает элементы И 15-18 в нулевое со- теля 20 поступит единичйый сигнал, что опстояние, при этом нулевой сигнал ределит его включение в прямом- снимается с их выходов и поступает на вхо направлении и передачу информации из ды. выборкишинных формирователей 20- шины 1 в шину 2,23, переводя их в состояние высокого Предлагаемая ячейка матричного комимпеданса и обеспечивая разрыв связей мутатораможетбытьвыполненасиспользомежду шинами данных 1, 2 и 3, 4. ванием элементов различных серий, Так,Процесс настройки схемы заключается 40 например, в качестве схемы сравнения ков следующем. Коды, несущие информацию дов могут быть использованы микросхемы Осимволическихименахкоммутируемых.ка- К 555 СН 1 и К 531 СП 1, которые йоэволяют налов связи; поступают по шинам данных строить схемы сравнения с разрядностью, 1-4,причемстаршие(п)разрядовпоступа- кратной четырем, В качестве регистра моют на схемы сравнения 5 - 10, их попарное жет быть использована микросхема совпадение на схемах сравнения определя- К 555 ИР 23, Элементы И могут быть элеменет канал передачи информации, младший тами микросхемы К 155 ЛЕ 1, Шинные форразряд каждого кода несет информацию о мирователи (другое название этих режиме работы данного канала связи (при- элементов - магистральные усилители) исем или передача информации), Сигналы с пользуются для отключения или подключевыходов схем сравнения кодов 5 - 10 посту- ния источников и приемников информации пают в качестве адреса на адресные входы к шинам, так как их информационные выхошифратора 11, а младшие разряды символи- ды имеют три устойчивых состояния, Для ческих имен поступают в виде адреса на управления работой микросхемы К 580 ВА 86 адресные входы шифратора 12. имеются два входа: вход. ко-орый управляетВ табл. 1, 2 приведены правила преоб- выборкой кристалла, и вход, который опреразования, кода для шифратора 11 и 12 деляет направление передачи информации, соответственно. Причем заранее предпола- Первый и второй преобразователи могут гается, что конфликтные ситуации исключе- быть реализованы на микросхемах постоянны, ных запоминающих устройств К 556 РТ 4,1783510 Таблица ШиФраторвиЕ МВыходной код.1 И Выполняемое действи г Входной код АО А А 2 АЗ А 5 0 0 0 Оюи йОткрыть шинный Формирователь (ШФ) 22для связи между шиными данньос (ШД) 3 иОткрыть ШФ 20 и 2 для связи между .ЫД 2 и 4Открыть ШФ 23 для связи между ШД 2 и 3Открыть ШФ 2 для связи мекду ШДи 4Открыть ШФ 20 и 23 для связи между ШДОткрыть ШФ 20 для связи между ШД 1 и 2Открыть ШФ 22 и 23 для связи между ШДОткрыть ШФ 22 и 23 для связи мекду ШД 2Открыть Шф 20 и 22 для связи мекду ШДи 4 00 О 0 0О 0 0 0 О О 0 0 0О 0 1 0 0 000 00 01 О 3 0 04 0 05 О.6О7 0 0 0 0О 3 и и 4 2,3 0ОО, 0 9 О О 00 0 О 0 ткрыть ШФ 20 и 22 для связи между УД ,23 и 4 Предлагаемая коммутирующая ячейка позволяет образовывать пространственные коммутационные структуры с количеством измерений не менее двух,При этом аппаратурные затраты не пре вышают того значения; которое потребова-лось бы при реализации пространственных структур " на четырех ячейках по прототипу, Кроме того, данная ячейка имеет меньшее количество внешних управляющих 10 шин, что особенно существенно при реализаций данного коммутирующего элемента в виде микросхемы. Формула изобретения 15 Ячейка матричного коммутатора, содержащая первый шинный формирователь, первую схему сравнения и первый элемент И,вймод которого соединен с входом вй борки первого шинного формирователя, первый и второй двунаправленные входы которого соединены соответственно с первой и второй шиной данных, первый и второй входы первой схемы сравнения 25 соедйнены соответственно с первой и вто- .рой шиной данных ячейки, о т л и ч а ю щ ая с я тем, что, с целью расширения функциональных возможностей за счет обеспечения четырехнаправленяой коммутации 0 данных, она содержит два шифратора, регистр, с второго по четвертый шинные фар мирователи, с второй по шестую схемы сравнения и с второго по четвертый элемент И, выход К-го элемента И(К =2. 3,4) соеди- З 5 нен с входом выборки К-го шинного формирователя, вход выбора направления которого и вход выбора направления первого шинного формирователя соединены с выходами младших разрядов регистра, выходы старших разрядов которого соединены с первыми входами элементов И с первого по четвертый, вторые входы которого соединены с настроечным входом ячейки, тактовый вход которой соединен с тактовым входом регистра, входы старших разрядов которого соединены с выходом первого шифратора, входы которого соединены с выходами схем сравнения с первой по шестую, входы младших разрядов регистра со-. единены с выходами второго шифратора, входы КОтоРого соединены С шинами Данных ячейки, первая шина данных которой соединена с первыми входами второй и третьей схем сравнения, вторая шина данных ячейки соединена с первыми входами четвертой и пятой схем сравнения; первый вход шестой схемы сравнения соединен с вторыми входами второй и четвертой схем сравнения и третьей шиной данных ячейки, четвертая шина данных которой. соединена с вторыми входами третьей, пятой и шестой схем сравнения, первый двунаправленный вход второго шинного формирователя соединен с первой шиной данных ячейки, третья шина данных которой соединена с первыми двунаправленными входами третьего и четвертого шинных формирователей, вторые двунаправленные входы второго и третьего шинного формирователей соединены с четвертой шиной данных ячейки, вторая шина данных которой соединена с вторым двунправленным входом четвертого шинного формирователя.10 1783510 Поодолженйе табл. 1 е"аг аваеввеевееаееююагеве аюеавюееевеев юагеаевввюеевгаваааевгегеваевюавеевюгеюг М" Входной код Выходной ко Вылолняеиое де т ав г аа в ю ю аа АО А 1 А ю 1 О 1 А3юее ее0 Открыть ШФ 20 и 22 для связи между ШД 1,2,3и 41 Открыть Шф 22 и 23 для связи между ШД 2,3 и 40 . Открыть ШФ 20 и 22 для связи между ШД 1,2 и 40 Открыть Яф 20 и 21. для связи между ВД 1,2 и.41 Открыть Шф 21 и 23 для связи между ШД 1,2,3 и 41 Открыть ШФ 21 и 23 для связи между ШД 1,2,3 и 4Открыть Шф 21 и 23 для связи между ВД.1,2,3 и 40 Открыть Шф 20 и 23 для связи между ЮД 1,2,3 и 4О Открыть Шф 20 и 21 для связи между ШД 1, 2 и 4.1 . Открыть Шф 21 н 23 для связи между ЮД 1,2,3и 40 Открыть ШФ 20,22 и 23 для связи междуШД 1,2,3 и 41 Открыть Шф 21,22 и 23 для связи между ШД 1,2,3и 41 Открыть Шф 21,22 и 23 для связи междуШД 1,23 и 40 Открыть Яф 20,21 и 22 для связи между ЯД 1,2,3и 4 в ее г г й г ггй е юее а в0 О 0 1 12 0 0 13 0 0 14 1 0 15 0 0 .16 0 1 .170 18 019 1 0201 г 1 0 0 0 1 1 0 1 1 0 1 0 . 1О О 0 0 1 0 0 0 0 10 О 0 0 1 О 0 0 1 0 1 О 0 1 1 0 0 О 0 г 0 0 21 0 0 22 О 0 1 1 23 1 0 1 0 0 2 еаеаввегеев аеевееаеееге аваевюгаагеевееегеюеювюювагю вееа 1 ю геее ю Та бл и Шифратор 1 состояние разряда безразлично;1783510 Корректор СЛисина Редактор Г,Бельска Производствен Заказ 4516 ВНИИП Составитель И.БратусинТехред М,Моргентал;,Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 ательскийкомбинат "Патент", г. Ужгород, ул,Гагарина, 10