Приемник сигналов трехкратной фазовой манипуляции

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИ Ч Е СКИХРЕСПУБЛИК 7536 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 27 1)5 ОПИС ИЗОБРЕТЕНИЯЕТЕЛЬСТВУ)ПРИВЫНИК СИГНДЛОВ тРЕРдтЙ ФАЗОВОЙ МАНИПУЛЯЦИИ57) Сущность изобретения: нрМемнин со. держит фазовые детекторы 1, 2, 3, 4; 5, 6, логические блоки 7, 16, 19, дешифратор 8, ОПОрНЫй ГЕНЕратОр 9, ПятЬ фаЗОВрза 1 цатЕЛЕй 10, фильтр 11, сЕмматоры 12,. 17, блок 18 разового пуска перемножйтели 1314, блок 15 синхронизации, 1 э.п,ф-лы, 4 ил, 1753618Изобретение относится к технике электросвязи,.может использоваться в системахрадиоСвязи, рэдиотелеметрии и передачиданйых и является усовершенствованиемизвестного устройства по авт.св, К1492486,Известен приемник сигналов трехкратной фазовой манипуляции, содержащийшесть фазовых детекторов, два логическихблока, дешифратор; опорный генератор,пять фазовращателей, фильтр, два сумматора, два перемножителя и блок синхронизации.Недостаток данного устройстванизкая достоверность приема эа счет возможной ошибки при определениирассогласования фазы принимаемого сигнала и сигнала опорного генератора,Цель изобретения - повышение достоверности приема за счет повышения точности оценкй величины рассогласования фазы. принимаемого сигнала и сигнала опорногогенератора;Поставленная цель достигается тем, чтоприемник сигналов трехкратной фазовойманипуляции, содержащий шесть фазовыхдетекторов, объединенные входы которыхподключены к входу приемнйка, опорныйгенератор, выход которого подключен кобъединенным входам пяти фазовращателей и второму входу пятого фазового детектОра, выходы фазовращателейприсоединены с вторым входам фазовых детекторов, выходы первого - четвертого фазовых детекторов подключены ксоответствующим входам первого логического блока и четырем входам второго логического блока, пятый и шестой входкоторого присоединен к пэрвому и второмувыходу блока синхронизации, вход которогоприсоединен к входу приемника, выходыпервого логического блока присоединены ксоответствующим входам дешифратора,первый м второй выход которого подключенсоответственно к первым входам первого ивторого перемножителей, второй вход первого перемножителя присоединен к выходупятого фазового детектора, а второй входвторого перемножителя присоединен к выходу шестого фазового детектора, выходпервого и второго перемножителей присоединены соответственно к первому и второму входу первого сумматора, выходкоторого подключен к входу фильтра, выходкоторого присоединен к первому входу второго сумматора, в.арой вход которого присоединен к выходу второго логическогоблока, выход второго сумматора подключенк входу опорного генератора, дополнительно содержит блок фазового пуска и третий логический блок, причем выходы первого логического блока соответственно соединены с входами блока фазового пуска и входами третьего логического блока, выход 5 цикловой синхронизации и тактовый выходблока фазового пуска подключены соответственно к входам цикловой и тактовой синхронизации третьего логического блока, первый, второй, третий выходы которого яв ля ются выходами приемника, а четвертыйвыход соединен с третьим входом сумматора.Блок фазового пуска предназначен дляопределения начала и конца кодовой комбинации блочного кода и реализуется на основе известных схем. Третий логический блок предназначендля оценки достоверности принимаемой информации и выдачи разрешающего сигнала20на изменение фазы выходного сигналаопорного генератора, Третий логический блок состоит из дешифратора, трех декодеров, трех реверсивных счетчиков и элемента И.25 Дешифратор предназначен для формирования кодовых комбинаций для трем различных каналов трехкратной фазовой манипуляции, реализуется на основе известных схем,Декодер предназначен для декодирования принимаемой кодовой комбинации с обнаружением ошибок кратности т = дтп . 1, где Оъ- минимальное кодовое расстояние.Реализуется на основе известных схем,Реверсивный счетчик предназначен дляподсчета числа ошибочно принятых кодовых комбинаций, Реализуется на основе известных схем.Элемент И предназначен для формиро 40 вания сигнала считывания для первого сумматора. Реализуется на основе известныхсхем.Сущность изобретения состоит в повышении достоверности приема информации45 за счет повышения точности оценки величины рассогласования по фазе принимаемогосигнала и сигнала опорного генератора.На фиг.1 представлена структурнаяэлектрическая схема предлагаемого прием 50 ника; на фиг.2 - блок синхронизации; нафиг.З - второй логический блок; на фиг.4 - .третий логический блок,. Приемник сигналов трехкратной фазовой манипуляции содержит фиг.1) шесть55 фазовых детекторов 1 - 6, первый логический блок 7, дешифратор 8, опорный генератор 9, фазовращатели 10, фильтр 11, первыйсумматор 12, первый и второй перемножители 13 и 14, блок 15 синхронизации, второйлогический блок 16, второй сумматор 17,1753618 5 6блок 18 фазового пуска и третий логический четыре регистра 30 - 33 сдвига, первый,блок.19, при этом выход приемника подклю- второй, третий и четвертый триггеры 34 -чен к объединенным входам фазовых детек, преобразователь 38 напряжения, блокторов 1-6 и блока 15 синхронизации, выход 39 элементов И 40-43, пять элементов ИЛИопорного генератора 9 подключен через фа 44 - 48, при этом выходы фазовых детектозовращатели 10 к вторым входам фазовых ров 1 - 4, подключены к соответствующимдетекторов 1 - 4, 6 - к второму входу фазо- входам пороговых блоков 26 - 29, выходываго детектора 5 непосредственно, выходы которых присоединены соответственно кфазовых детекторов 1 - 4 присоединены к входам регистров 30 - 33 сдвига, тактовыесоответствующим четырем входам первого 10 входы которых подключены к первому выхологического блока 7 и второй логической ду,блока 15 синхронизации, три выхода ресхемы 16, пятый и шестой входы которой гистров 30 - 33 подключены к двум входамподключены соответственно к первому и соответствующихэлементов И 40 - 43, таквторому выходам блока 15 синхронизации, товые входы которых присоединены к втовосемь выходов первого логического блока 15 рому выходу блока 15 синхронизации,7 присоединены к соответствующим входам выходы элементов И 40 - 43 подключены кблока 18 фазового пуска, третьего логиче- входамсоответствующихэлементовИЛИ 44ского блока 19 и дешифратора 8, первый и-47, выходы элементов ИЛИ 44 - 47 подклювторой выходы которого присоединены к чены к первым входам соответствуЮщихпервым входам первого и второго перемно триггеров 34 - 37 и к входам пятого элемен- .жителей 13 и 14, второй вход первого пере- та ИЛИ 48 выход которого прйсоединен кмножителя 13 подключен к выходу пятого вторым входам триггеров 34-37, выходы кофазового детектора 5, а второй вход второ-торых присоединены к соответствующимго перемножителя 14 - к выходу шестого входам преобразователя 38 напряжения,фазового детектора 6, выходы первого и 25 выход которого является выходом второговторого перемножителей 13 и 14 подключе- логического блока 16.ны соответственно к первомуи второму вхо-Третий логический блок 19 фиг.4) содам первого сумматора 12, выход которого держит дешифратор 49, первый, второй иподключен к входу фильтра 11, выход кото- третий декодеры 50 - 52, первый, второй ирого присоединен к первому входу второго 30 третий реверсивные счетчики 53 - 55 и элесумматора 17, второй вход которого присо-, мент И 56, при этом выходыпервого логичеединен к выходу второй логической схемы , ского блока 7 присоединены к восьми16, выход цикловой синхронизации и такто- входам дешифратора 49, первый; второй ивый выход блока 18 фазового пуска подклю- третий выходы которого подключены к вхочЕны к соответствующим входам третьего 35 дам соответственно первого, второго илогического блока 19, первый, второй и тре- . третьего декодеров 50 - 52, первые выходытий выходы которого являются выходами которых являются выходами устройства, аустройства, а четвертый выход присоединен вторые выходы подключены соответственнок третьему входу первого сумматора 12, к входам первого, второго и третьего счет- Блок 15 синхронизации (фиг.2) содер чиков 53 - 55, выходы которых присоединежит первый усилитель-Формирователь 20 ны соответственно к первому, второму ипервый дйфференцирующий блок 21, счет-третьему входу элемента 56 И, выход коточик 22, умножитель 23 частоты, второй уси-рого подключен к третьему входу первогол ител ь-форм иро вател ь 24 и второй сумматора 12, тактовые входы дешифраторадифференцирующий блок 25, при этом вход 45 49 и трех декодеров 50 - 52 присоединеныприемника присоединен к объединенным .к тактовому выходу блока 18 фазового пусвходам первого усилителя-формирователяка, выход цикловой синхронизации которо 20 и умножителя 23 частоты выход которого го подключен к входам цикловойприсоединен к входу второго усилителя- синхронизации первого, второго и третьегоформирователя 24, выход которого подклю декодеров 50 - 52 и тактовым входам реверчен к входу второго дифференцирующего сивных счетчиков 53 - 55.блока 25, выход которого присоединен квторому входу счетчика 22, первый вход ко-, Приемник работает следующим обраторого через первый дифференцирующий зом,блок 21 подключен к выходу первого убили Пусть на вход приемника (фиг.1) постеля-формирователя 20, первый и второй паютсигналы трехкратной фазовой манипувыходы счетчика 22 являются выходами ляции видаблока 15 синхронизации.Второй логический блок 16 (фиг,3) со ЗФ).=Засов(в 1+д +р,)держит четыре пороговых блока 26 - 29,:где Яо и В - известные в пункте приемасоответственно амплитуда и несущая частота сигнала;= 1,8 - случайный информационныйпараметр сигнала; 5р, - начальная фаза сигнала,Эти сигналы поступают на первые входы фазовых детекторов 1 - 6, на вторыевходы которых поступают сигналы с выходаопорного генератора 9, через фазовращатели 10, которые обеспечивают поворот фазыопорного колебания на требуемую величину. На выходах фазовых детекторов 1 - 4образуются восемь различных комбинацийсигналов в зависимости от того, какое значение имеет информационный параметрсигнала. В первом логическом блоке 7 входная комбинация сигналов преобразуется всигнал на одном из его выходов. В дешиф-.раторе 8 этот сигнал преобразуется в два 20сигнала вида1 =,сов( 4 к),ф 2 (4Эти сигналы поступают на первые входы первого и второго перемножителей 13 и14, на вторые входы которых поступают сигналы с выходов фазовых детекторов 5 и 6.На выходе первого и второго перемножителей 13 и 14 формируются сигналы вида01 з - 2 соз( 4 7+2+ДР)соз( 4 );235 14 соз ( 4 Ж+ Дф)зи ( Л)еЯОТ- 1- 1После суммирования этих сигналов в первом сумматоре 12 образуется сигнал2и"- 2 ДУЯоТ 40 где Др- величина фазы, на которую необходимо подстроить Фазу опорного генератора 9.Входная последовательность импуль сов поступает также на входы первого усилителя-Формирователя 20 и умножителя 23 частоты (фиг.2) в блоке 15 синхронизации.В первом усилителе-формирователе 20 формируются импульсы с четко выражен ным фронтом и спадом, ограниченными по амплитуде. Эти импульсы поступают на вход первого дифференцирующего блока 21, который обеспечивает выделение переднего и заднего фронтов импульсов, Корот кие импульсы с выхода первого дифференцирующего блока 21 поступают на первый вход счетчика 22В умножителе 23 частоты входная последовательность импульсов умножается на восемь для устранения фазовой манипу- .ляции и далее поступает на вход второгоусилителя-формирователя 24, Ограниченные по амплитуде импульсы с четко выраженным фронтом и спадом с выходаусилителя-формирователя 24 поступают навход второго дифференцирующего блока25, где происходит выделение переднего изаднего Фронтов импульсов.Короткие импульсы с выхода второгодифференцирующего блока 25 поступаютна второй вход счетчика 22. Если количествоимпульсов, поступающих с выхода второгодифференцирующего блока 25, окажетсябольше, чем их может поступить на одинполупериод информационного сигнала, тона выходе счетчика 22 появится сигнал переполнения в виде импульсов тактовой иутроенной тактовой частоты, что соответсвует изменению фазы информационногосигнала, Эти импульсы формируются в счетчике 22.Счетчик 22 имеет два выхода: на первомвыходе формируются импульсы тактовой частоты, а на втором - утроенной частоты.Сигналы с выходов фазовых детекторов1 - 4 поступают на вход пороговых блоков26 -29 второго логического блока 16 (фиг.З).Пороговые блоки 26 - 29 выделяют сигналымаксимальной амплитуды, необходимой длясрабатывания сдвигающих регистров 30 -33.На второй вход каждого регистра 31 -34 сдвига поступают сигналы тактовой частоты с первого выхода блока 15 синхронизации, Три выхода соответствующихрегистров ЗО - 33 подключены к трем соответствующим элементам И 40 - 43 блока 39элементов И такйм образом, чтобы реализовать все комбинации "2" из "3". На третийвход каждого элемента И 40 - 43 подаетсясигнал утроенной тактовой частоты с второго выхода блока 15 синхронизации. Следовательно, сигнал на выходе одного изэлементов ИЛИ 44 -47 будет в этом случае,если произойдет хотя бы одно совпадениепо критерию "2" из "3",Далее полученный сигнал поступает насоответствующий й вход одного из триггеров 34 -37, на счетный вход которых поступает сигнал с выхода пятого элемента ИЛИ48. Преобразователь 39 код - напряжениеформирует управляющее напряжение дляопорного генератора 9, которое подается нанего через второй сумматор 17, на первыйвход которого подается сигнал с выходасумматора 12 через фильтр 11.Таким образом второй логический блок16, блок 15 синхронизации и второй сумма-тор 17 определяют начальную фазу опорно- ния фазы сигнала опорного генератора, т.е,го колебания через три такта. повысить достоверность приема информаОценка правильности принятия реше- ции.ния о рассогласовании по фазе принимае- Формула изобретениямого сигнала и сигнала с выхода опорного 5, 1, Приемник сигналов трехкратной фагенератора 9 осуществляется с помощью зовой манипуляции по авт.св. М 1492486,блока 18 фазового пуска и третьего логиче-" о т л и ч а ю щ и й с я тем, что, с цельюского блока 19. Происходит это следующим повышения достоверности приема за счетобразом. Сигнал, корректирующий фазу повышения точности оценки величины расопорного генератора 9, снимается с выхода 10 согласования фазы принимаемого и сигналапервого сумматора 12 только в случае по- опорного генератора, введены блок фазовоступления на его третий (считывающий) го пуска и третий логический блок, причемвхор,:игнала с выхода элемента 56 И треть- выходы первого логического блока соответего логического блока 19. Элемент 56 И обь- ственно соединены с входами блока фазовоединяет сигналы перемножения: выхода 15 го пуска и входами третьего логическогореверсивных счетчиков 53- 55, Счетчики 53 блока, выход цикловой синхронизации и- 55 подсчитывают число ошибочно приня- тактовый выход блока фазового пуска подтых кодовых комбинаций в каждом из трех ключены соответственно к входам цикловойканалов, Ошибки в принимаемых кодовых и тактовой синхронизации третьего логиче-комбинациях обнаруживают декодеры 50 - 20 ского блока, первый, второй и третий выхо 52, Разделение кодовых комбинаций по дыкоторогоявляютсявыходамйприемника,трем каналам производится с помощью де-: а четвертый выход соединен с третьим вхошифратора 49, " дом сумматора,2. Приемник поп,1, отл ича ющийсяБлок фазового пуска обеспечивает циктем, что, третий логический блок состоит изловую и тактовую синхронизацию работы дешифратора, трех декодеров, трех ревертретьего логического блока 19, При этом так- сивных счетчиков и элемента И, причем вхотовый выход подключен к тактовым входам ды дешифратора являются входамидешифратора 49 и трех декодеров 50 - 52, а третьего логического блока, первый, второйвыход цикловой синхронизации - к входу 30 и третий выходы соединены с входами соотцикловой синхронизации декодеров 50-52 ветственно первого, второго и третьего деи к тактовому входу реверсивных счетчиковкодеров, первые выходы которых являются53 - 55. Сигнал переполнения на выходе выходамитретьегологйческого блока, а втореверсивных,счетчиков 53 - 55 возникаетв рые выходы соединены соответственно стом случае, если декодеры соответствую входами первого, второго и третьего реверщих каналов обнаруживают ошибку в двух сивных счетчиков, выходы которых соединеследующих друг за другом кодовых комби-. ны с входами элемента И, выход которогонациях. является четвертым выходом третьего логического блока, тактовые входы дешифратоТаким образом, управляющий сигнал на 40 ра и трех декодеров являются тактовымизменение фазы сигнала опорного генера- . входом третьего логического блока, входомтора будет подаваться только в том случае, цикловой синхронизации которого являютесли в следующих друг за другом кодовых ся входы цикловой синхронизации трех декомбинациях будут обнаружены ошибки. кодеров, и тактовые входы реверсивныхЭто позволит избежать ошибочного измене счетчиков.1753618 дактор С, Пекарь Тираж Подписноевенного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб.; 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 аказ 2776 ВНИИПИ Гос оставитеехред М.М сГГВ, Игнатенкоентал Корректор И, Шулла