Цифровой синтезатор частот

(5 083 ТЕНИ ИЗС)Б Н лагаемому явчастот, содерьцо фазовый ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРМ 1077057, кл, Н 03 1 7/18, 1981,Левин В,А. и др. Синтезаторы частот ссистемой импульсно-фазовой автоподстройки, - М Радио и связь, 1989, с. 14-17,(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ(57) Изобретение относится к радиотехнике.Цель изобретения - повышение быстродействия, Цифровой синтезатор частот содержит цифровой фазовый. детектор (ЦФД),делитель частоты с фиксированным коэффициентом деления (ДФКД), блок запрета,первый цифроаналоговый преобразователь Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.Известен цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления и цифровой астотно-фазовый детек,ор, последовательно соединенные фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления, выход которого подключен к другому(ЦАП), фильтр нижних частот, сумматор, уп-равляемый генератор, делитель частоты с переменным коэффициентом деления (ДЛКД), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый О-триггер, второй О-триггер, элемент И-НЕ, первый элемент И, второй элемент И, третий элемент И, реверсивный счетчик, второй ЦАП, ЦФД включает в свой состав двоичный счетчик и регистр памяти. При переключении с частоты на частоту, когда разность фаз опорных импу,.сов и импульсов с выхода ДПКД достигает нуля, происходит скачкообразное изменение разности раз этих сигналов и при этом включается первый О-триггер, который переключает систему фазовой автоподст. ройки из режима сравнения фвз в режим сравнения частот, при этом устраняется возможность повторных о. работок частоты грубым каналом настройки, 1 з.п, ф-лы, 1 ил. входу цифрового частотно-фазового детектора, а така:-. включает в себя два блока стробирования, два Г)-триггера, два одновибратора, два элемента И, два токовых ключа и два генератора ока,Однако быстродействие такого цифрового снеза гора частот недосаоо вь соков и определяет."я параметрами кольца фазоьой автоподстройки и постоянной времени фильтра ни:хних частот,Наиболее близким к предляется цифровой синтезаторжащий соединенные в колдетектор, фильтр нижних частот, сумматор, управляемый генератор и делитель частоты с переменным коэффициентом деления, причем второй вход фазового детектора соединен с выходом делителя частоты с фиксированным коэффициентом деления, вход которого является входом опорной частоты, выход Фазового детектора соединен с вторь 1 м входом сумматора через последовательно соединенные датчик частотного рассогласования, реверсивный счетчик и цифра-аналоговый преобразователь, второй кодовый вход делителя частоты с переменным коэффициентом деления соединен с входной шиной, а выход управляемого генератора соединен с выходной шиной синтезатора,Однако быстродействие цифрового синтезатора частот при смене выходных частот недостаточно велико и определяется диналикой кольца фазовой автопадстройки,Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управляемый генератор, делитель частоты с переменным коэффициентом деления и цифровой фазовый детектор, последовательно соединенные реверсивный счетчик и первый цифра-аналоговый преобразователь, выход которого соединен с вторым входом сумматора; делитель частоты с фиксированным коэффициентом деления, первый выход которого подключен к второму входу цйфроваго фазового детектора, вход делителя частоты с фиксированным коэффициентом деления является входом опорной частоты цифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, дополнительно введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первь 1 й О-триггер, первый элемент И, блок запрета и второй цифра-аналоговый преобразователь, последовательно соединенные второй О-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с прямым выходом первого О-триггера и с входам сложения реверсивного счетчика, второй вход и выход третьего эле мента И подключены соответственно к прямому выходу второго О-триггера и к входу вычитания реверсивного счетчика, инверсный выход второго О-триггера соединен с вторым входом первого элемента И, прямой выход первого О-триггера подключен к второму входу элемента И-НЕ, выход которого соединен с В-входом первого О-триггера и с В-входом второго О-триггера, С-вход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному вы 10 ходу цифрового Фазового детектора, первый выход которого соединен с С-входом первого О-триггера, О-вход которого обьединен с О-входом второго О-триггера и под 15 кл ючен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового Фазового детектора, кодовый вход которого подключен к кодовому выходу делителя частоты с фиксированным коэффициентом деления, а кодовые выходы цифрового фазового детектора соединены с соответствующими разрядными входами блока запрета, а выход второго цифроаналогового преобразователя соединен с входом фильтра нижних частот,При этом цифровой фазовый детектор состоит из последовательно соединенных двоичного счетчика и регистра памяти, вход 20 25 разрешения записи которого является первым входом цифрового фазового детектора, вход записи, тактовый вход и кодовый вход 30 двоичного счетчика являются соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора,ются крдовыми выходами цифрового фазового детектора, инверсный и прямой выходы К-го старшего разряда и выход(К)- га разряда регистра памяти, являются соответственно инверсным выходом, первым и вторым выходом цифрового фазового детек 40 тора.На фиг, 1 изображена структурная электрическая схема цифрового синтезатора частот; на Фиг, 2 - структурная электрическая схема цифрового Фазового детектора.Цифровой синтезатор частот содержит вход 1 опорной частоты, делитель 2 частоты с фиксированным коэффициентом деления, цифровой фазовый детектор 3, реверсивный счетчик 4, первый цифроаналоговый преобразователь 5, блок 6 запрета, второй цифра аналоговый преобразователь 7, фильтр 8 нижних частот, сумматор 9, управляемый генератор.10, выходную 11 шину синтезатора, делитель 12 частоты с переменным коэффициентом деления, кодовый вход 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, первый 50 55 35 поразрядные выходы регистра памяти явля1748251 40 50 55 15 и второй 16 О-триггеры, элемент И-НЕ 17,первый 18, второй 19 и третий 20 элементыИ.Цифровой фазовый детектор 3 содержит двоичный счетчик 21 и регистр 22 памяти, причем С-вход записи, Т-вход и О-входы 5двоичного счетчика 21 являются соответственно вторым входом, тактовым входом икодовым входом цифрового фазового детектора 3, а С-вход разрешения записи регистра памяти 22 является первым входом 10цифрового фазового детектора 3. Поразрядные выходы регистра памяти 22 являютсякодовыми выходами цифрового фазовогодетектора, Инверсный и прямой выходы Кго старшего разряда и выход (К)-го разряда регистра памяти 22 являютсясоответственно инверсным выходом, первым и вторым выходом цифрового фазовогодетектора 3.Цифровой синтезатор частот работает 20следующим образом,При поступлении входных импульсововх, опорных импульсов - . опорной частотыМй 25о и двоичного кода - соответственно на2первый. второй, тактовый и кодовый входыцифрового фазового детектора 3 на его выходе формируется двоичный код пропорциональный разности фаз входных и опорных 30импульсов (где М - значение коэффициентаделения делителя частоты с фиксированным коэффициентом деления 2). В цифровом фазовом детекторе 3 выходной код двоичного счетчика 21 изменяется по пилой Мобразному закону в пределах от - до - с2 210частотсй . Входные импульсы, поступэющие на вход разрешения записи, регистра памяти 22 осуществляют запись выходного кода двоичного счетчика 21 в указанный регистр.В режиме синхронизма код сигнала ошибки поступает с выхода цифрового фазового детектора 3 через открытый блок запрета 6, второй цифроаналоговый преобразователь 7, фильтр нижних частот 8, сумматор 9 на управляемый генератор 10. Код сигнала ошибки поддерживает на входе управляемого генератора 10 примерно постоянный уровень управляющего напряжения, обеспечивающий.по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управляемого генератора 10 в соответствии с установленными коэффициентами деления делителя частоты с фиксированным коэффициентом деления 2 и делителя частоты с переменным коэффициентом деления 12,Сигнал управляемого генератора 10 поступает на выходную шину 11 синтезатора, Установка коэффициентов деления делителя частоты с переменным коэффициентом деления 12 осуществляется по кодовому входу 13 синтезатора.При переключении с одной частоты на другую, например, если частота входных импульсов больше частоты опорных импульсовЬЬх- ), то разность фаз этих сигналовЙубывает от цикла к циклу в направлении от 2 до О, Одновременно убывает и величина кода на выходе регистра памяти 22 цифрового фазового детектора 3. Когда разность фаз входных и опорных импульсов достигает 0 и переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 0 до 2 л и происходит переключение первого выхода цифрового фазового детектора 3 из "0" в "1", с помощью которого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в первый О-триггер 15, На прямом выходе этого О-триггера 15 появляется "1", а на инверсном - "0",Включение О-триггера 15 переключает систему ФАПЧ из режима сравнения фаз в режим сравнения частот. Под воздействием "О" инверсного выхода первого О-триггера 15 появляется "О" на выходе первого элемента И 18 и, следовательно, на управляющем входе блока запретя б. Нулевой уровень на управляющем входе закрывает блок запрета 6. На время режима сравнения частот все младшие информационные выходные разряды блока запрета 6 принимают нулевые значения, а старший К-й раэряд - единичное значение, что соответствует нулевому напряжению на выходе второго цифроаналогового преобразователя 7. Таким образом на время режима сравнения частот запрещается работа точного канала настройки. По команде прямого выхода первого О-триггера 15 происходит включение грубого канала настройки: открывается второй элемент И 19 и на вход сложения реверсивного счетчика 4 поступают импульсы опорной частоты от опорного входа 1, Под воздействием импульсов опорной частоты происходит увеличение двоичного кода на выходе реверсивного счетчика 4 и, следовательно. увеличение напряжения на выходе первого цифроаналогового преобразователя 5. Выходное напряжение первого цифроаналогового преобразователя 5, поступая через сумматор 9 на управляемый генератор 10, вызывает уменьшение его частоты и, следовательно, уменьшение частоты 1 х входных импульСов, Уменьшение частоты 1 вх входных импульсов вызывает сначала уменьшение скорости изменения разности фаз входных и опорных импульсов, а затем, когда частота входных импульсов станет меньше частоты опорных импульсов (1 х- )1 о М изменится и направление изменения разности фаз этих сигналов, т,е, разность фаэ входных и опорных импульсов начнет увеличиваться от цикла к циклу в направлении от 0 до 2 7 г. Когда разность фаз входных и опорных импульсов достигает 2 7 ги переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2 7 гдо 0 и происходит переключение инверсного выхода цифрового фазового детектора 3 из "0" в "1", с помощью которого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 во второй Р- триггер 16, На прямом выходе О-триггера 16 появляется "1", а на инверсном - "0". Появление единичных уровней на обоих входах элемента И-НЕ 17 вызывает появление нулевого уровня на его выходе, который., воздействуя на инверсные В-входы обоих О-триггеров 15 и 16; переводит их в исходные состояния, На прямых выходах обоих О-триггеров 15 и 16 появляются "0", на инверсных выходах - "1", Нулевой уровень на втором входе второго элемента И 19 запрещает перестройку частоты управляемого генератора 10 по грубому каналу настройки, На выходе реверсивного счетчика 4 фиксируется значение двоичного кода и соответствующее ему напряжение на выходе первого цифроаналогового преобразователя 5. Единичные уровни инверсных выходов обоих О-триггеров 15 и 16 вызывают появление единичного уровня на выходе первого элемента И 18 и, следовательно, на управляющем входе,блока 6 запрета, По команде единичного уровня на управляющем входе блока 6 запрета включается точный канал настройки, т,е. происходит замыкание системы фазовой автоподстройки частоты, Одновременно после выключения обоих О-триггеров 15 и 16 на выходе элемента И-НЕ 17 вновь появляется единичный уровень, разрешающий работу О-триггеров 15 и 16.Аналогично происходит работа цифрового синтезатора частот при переключении с одной частоты на другую, когда частота входных импульса меньше частоты опорныхоимпульсов (Ь- ), Только в этом случаеИпереход в режим сравнения частот осуществляется после включения второго О-тригге ра 16 по команде инверсного выходацифрового фазового детектора 3, а переход в режим сравнения фаз происходит после кратковременного включения первого О- триггера 15 и выключения обоих О-тригге 10 ров 15 и 16 в исходные состояния при воздействии нулевого импульса с выхода элемента И-НЕ 17.В предлагаемом цифровом синтезаторечаотот повышение скорости перестройки 15 частоты управляемого генератора 10 в режиме сравнения частот, а также амплитудный анализ мгновенных значений фазовой ошибки с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в момент переключения пер вого или инверсного выходов цифровогофазового детектора 3, в совокупности позволяют улучшить один из основных параметров широкополосных синтезаторов - быстродействие при переключении частот, 25 Формула изобретения1. Цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управдяемый генератор, делитель частоты с перемен ным коэффициентом деления и цифровойфазовый детектор, последовательно соединенные реверсивный счетчик и первый цифроаналоговый преобразователь, выход которого соединен с вторым входом сумма тора, делитель частоты с фиксированнымкоэффициентом деления, первый выход которого подключен к второму входу цифрового фазового детектора, вход делителя частоты с фиксированным коэффициентом 40 деления является входом опорной частотыцифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, о т л-, 45 и ч я ю щ и й с я тем, что, с целью повышениябыстродействия, введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый О-триггер, первый элемент И, блок запрета и второй цифроаналоговый 50 преобразователь, последовательно соединенные второй Р-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с так товым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с прямым выхоцом первого Р-триггера и с входом сложения реверсивного счет- и овт- цифрового фазового детектора соединены си выходтретьего элемента соответств ю ими И подключены соответствену щими разрядными входами выходу второго О-ттвенно к прямому блока зап-триггера и к входу вычита- гового преобразователяу а запрета, а выход второго цифроаналония реверсивного счетчика инвер - 5нверсныи вы фильтра нижних частот. ход второго О-триггера, соединен с вторым 2. Синтезато по и. 1 т входом первого элемента И пр ц рмо фазовыи детектор входу элемента И-НЕ выхочен к второму со е житиу д р ит последовательно соединенные, выход которого сое- двоичный счетчик и егист динен с В-входом первого О-триггера и й аз ешгера и - разрешения записи которого является перго -триггера, С-вход которого вым входом ци ового а подключен к первому входу элемента ИСК- вхоюл - входзаписи,тактовый входи кодовый входи к инверсному выход воичнду д оичного счетчика являются соответственго фазового детектора, первый вы- но вто ым вхно вторым входом тактовым входом кодо О-триггера, О-вход которо бн с -входом первого 15 вым входом ицифрового фазового детектора,торого о ъединен с по аз я н-триггера и подключен к ются ко овымидовыми ыходж ц фРово о фазовторой вход которого соединен с вЕЕ ИЛИ, вого детекто а инв выходомцифровогофазовогодетектора ко го раз я а егс вторым выходы 1 с-гостаршего аз я ак ра, ко- го разряда регистра памяти являются соотдключен к кодовому ветственно инвверсным. выходом первым коэффициентом деления кодовыес иксированным вторым выходами идовые выходы тектора.цифрового фазового де1748251Составитель В.Аристов едактор Л,Пчолинская Техред М.Моргентал Корректор М,Шароши аказ 251 О Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и откритиям при ГК 113035, Москва, Ж, Раушская наб.,4/5л.Гагарина, 1 О 1Производственно-издательский комбинат "Патент", г. Уж