Устройство для аналого-цифрового преобразования
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1702526
Авторы: Марцинкявичус, Шейко
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 03 М 1/ чейза;1 щн И Т КОМ К АВТ И Е ТВУ др, Автоматическииерений в цифровых2, рис, 44.ьство СССР18, 1987.АНАЛОГО-ЦИ Ф РОтоматике и ет быть исЧ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ(71) Институт технической теплофизикАН УССР(54) УСТРОЙСТВО ДЛЯВОГО ПРЕОБРАЗОВАНИЯ(57) Изобретение относится к аввычислительной технике и мож 702526 А 1 пользовано для преобразования быстроменяющихся аналоговых сигналов в цифровой код, Цель изобретения - повышение точности и помехозащищенности на границах поддиапазонов устройства. Устройство включает резисторы 1 и 2, суммирующий усилитель 3, ключи 4, шину 5 образцового нап ряжения, резистивный делитель 6 напряжения, преобразователь 7 напряжение - код, элемент И 8, ЙЯ- триггеры 9 и 10, элемент И 11, счетчик 12, реверсивный счетчик 13, элемент ИЛИ 14, буферный формирователь 15, регистр 16, сумматор 17, дешифратор 18 и элемент ИЛИ-НЕ 19. 2 3. и. ф-лы, 3 ил.Изобретение относится к автоматике и вычислительной технике и может быть ис пользовано для преобразования быстро. меняющихся аналоговых сигналов в цифровой код.Цель изобретения - повышение точности и помехозащищенности на границах поддиапазонов устройства.На фиг, 1 изображена блок-схема предлагаемого устройства; на фиг, 2 - временная диаграмма процесса преобразования; на фиг. 3 - схема сумматора.Устройство (фиг, 1 содержит резисторы 1 и 2, суммирующий усилитель 3, ключи 4, шину 5 образцового напряжения, реэистивный делитель б напряжения,. преобразователь 7 напряжение-код (ПНК), элемент И 8, ВЯ-триггеры 9 и 10, элемент И 11, счетчик 12, реверсивный счетчик 13, элемент ИЛИ 14, буферный формирователь 15, регистр 16, сумматор 17, дешифратор 18 и элемент ИЛИ - НЕ 19, причем блоки 8-14, 19 образуют блок 20 управления.Буферный формирователь 15 выполнен на элементах ИЛИ 21 и И 22, а сумматор 17 содержит элементы ИСКЛЮЧАЮЩЕЕИЛИ 23 и элементы И 24 (фиг, 3),Устройство работает следующим образом.Алгоритм работы устройства основан на том, что в зависимости от поставленной задачи в отношении увеличения разрядности выходного кода по сравнению с разрядностью параллельного ПНК 7 при одновременном устранении указанных недостатков на границах поддиапазонов, диапазон входного сигнала соответственно увеличивается, приводится в соответствие коэффициент К усиления суммирующего усилителя 3, количество выходов резистивного делителя 6 и шаг дискретности этих выходов по напряжению. Например, необходимо увеличить разрядность параллельного двоичного кода для всего устройства до 12 разрядов по сравнению с 8-разрядным параллельным двоичным кодом ПНК 7 типа К 1107 ПВ 2.Поскольку входной динамический диапазон 8-разрядного П Н К 7 К 11007 П 82 0-28, то квант преобразования равен Ь=-1/2, Тэк7 как квант преобразования Ь остается неизменным и в случае 12-разрядного преобразования, то диапазон входного сигнала ПНК 7 в соответствии с этим должен быть увеличен в 2 /2 = 2 раз. Но максимальное значение Овхмакс входного сигнала устройства не равно значению 28 х 16= 32 В, а составляет, например, 108 (для диапазо на 0-108). Поэтому с целью обеспечения указанного значения Ь необходимо с по мощью суммирующего усилителя 3 усиливать Овх в К раз. Для указанного примерачисленное значение К будет равно: 5 10 15 20 25 30 35 40 45 50 55 К =Ь:=3,2.212Вместе с тем в процессе изменения входного сигнала от 0 до 108 необходимо сохранять сигнал на входе ПНК 7 с верхним уровнем, не превышающим2 В , в связи с чем, следуя простой логике, в известных устройствах дискретно в процессе изменения Овх формируют 16 равных поддиапаэонов так, чтобы нижний уровень каждого поддиапазона на входе ПНК 7 начинался с "0". В предлагаемом устройстве формирование поддиэпазонов, их количества, а следовательно, и выходного кода устройства осуществляется так, чтобы исключить указанные недостатки а значит, повысить точность и функциональную надежность устройства,Работа устройства иллюстрируется с помощью временной диаграммы, представленной на фиг. 2.8 качестве примера выбран сигнал, у которого напряжение вначале возрастает от нижнего уровня динамического диапазона, равного ОВ, до верхнего 10 В. а затем спадает от 10 В до 08.Устройство работает следующим образом.В исходном состоянии все потенциальные элементы схемы (счетчики, триггеры) установлены в нулевое положение, ключи 4 разомкнуты, блокирован элемент И 8 сигналом "0" с первого выхода дешифратора 18. По команде ПУСК (на фиг. 1 не показано) снимается блокировка с этих элементов (кроме элемента И 8), и устройство функционирует в режиме преобразования входного аналогового сигнала Овх в цифровой код, Рассмотрим процесс преобразования сигнала Овх, начиная с первой точки отсчета, т.е, от ОВ (фиг. 2) (первый поддиапазон), С изменением Ох сигнал на входе ПНК 7 изменяется от Одо 28, что соответствует изменению от 0 до 28/К=28/3,2. Значение кода на выходе ПНК 7, а также сумматора 17 изменяется при этом от 0 до 2 бит, При Опнк=-28 с временной координатой 11 (фиг. 2) на выходе ПНК 7 формируется код (значения 2 бит) единицы во всех разряадах - признак переполнения, По признаку переполнения выход элемента И 11 устанавливается в "1", по фронту которого срабатывает ВЯ-триггер 9. В этом положении ВЯ-триггера 9 выходы элементов И 22, установившиеся по переполнению ПНК 7 в состоянии "1", сохраняют это состояниеустойчиво, независимо от состояния выходного кода ПНК 7, изменяющегося в процессе установления вы 1 одного сигнала усилителя 3 при переходе на второй поддиапаэон преобразования, Выходной код сум матора 17, образованный суммой кодовых комбинаций по первой и второй группам входов, изменяется в первом поддиапазоне от 0 до 2 бит. В момент т 1 (фиг. 2) код, поступающий по первой группе входов 10 на вход сумматора 17, достигает значения 2 бит, но второй остается равным О. Одновременно с помощью элемента ИЛИ 14 снимается блокировка со счетчика 12 и он начинает заполняться тактовыми им пульсами, поступающими на его вход по тактовой шине устройства, Первый выход дешифратора 18 устанавливается в "1", тем самым снимается блокировка с первого входа элемента И 8, второй выход этого 20 дешифратора устанавливается в "0", по которому замыкается первый ключ группы 4 ключей, и на вход суммирующего усилителя 3 от резистивного делителя 6 подается напряжение, равное: 25-Опнк - 1 В2 К 32При этом в результате суммирования напряжений Овх и Опнк/2 К(равное по модулю Овх/2) на выходе усилителя 3 вырабэты вается напряжение, соответствующее значению -1 В - начальная точка отсчета второго поддиапэзона измерения, После установления значения 1 В выходного сигнала усилителя 3 выходной код ПНК 7 до .стигает значения 2 бит, При этом счетчик 12 выполняет функцию задержкиЭта задержка хэ, равная произведению периода тактовых импульсов на коэффициент деления счетчика 12, должна удовлетворять 40 условию тз 1 у, где туст - время, необходимое на установление выходного кода ПНК 7 значения порядка 2 бит, равного половине шкалы преобразования, Момент отработки тз или момент переполнения 45 счетчика 12 определяется изменением состояния выхода этого счетчика из "0" в "1". По фронту этого сигнала ВЯ-триггер 9 возвращается в исходное состояние, т,е. в "0", в результате чего на выходе буферного формирователя 15 изменяется значение выходного кода из 2 бит до 2 бит, В то же время в регистр 16 записывается выходной код счетчика 13, присваиваемый со стороны второй гр 7 уппы входов сумматора 17 как код, равный 2 бит. При сложении кодов, поступающих со стороны первой и второй групп входов на входы сумматора 17, равных значению 2, получаем на его выходе значение кода Их=2 . Таким образом, при переходе на второй поддиапазон, как и на последующие, исключается неоднозначность отсчета на границах этих поддиапаэонов, В то же время на границах поддиапазонов начальной точке отсчета соответствует высокий (-1 В), а не низкий уровень (вблизи "0") преобразуемого сигнала, чем обеспечивается повышение точности и помехозащищенности преобразования,Алгоритм работы устройства во втором поддиапазоне изменения входного сигнала, представленного на фиг. 2, аналогичен, Отличие состоит только в том, что выходной сигнал усилителя 3 изменяется от -1 В до -2 В (Овх от 2 В/К до ЗВ/К). В момент 12 (фиг, 2) наступает переполнение ПНК 7, на выходе сумматора 17 устанавливается код, равный сумме (2 +2 ) бит, и поддерживается на время перехода устройства на следующий 3-й поддиапазон измерения, На границе между 2 и 3 поддиапазонами измерения на выходе сумматора 17 формируется код, равный 2 + 2 =2 бит, а на границе послед 8 9него 31-го поддиапазона (временная координата тз 1), соответствующего верхнему значению напряжения входного сигнала 10 В, - код, равный (2 +31 х 2 )= 2 бит.Таким образом, для преобразования всего диапазона входного сигнала в 12- разрядный параллельный двоичный код необходимо формировать с помощью прецизионного резистивного делителя 5 2" -1=31 (и-число увеличения разрядности выходного кода, т,е, в данном примере п=12 - 8=4) дискретных уровней с шагом дискретности Опнк/2 К, коммутируемых с помощью ключей 4, управляемых от дешифратора 18, в точку суммирования усилителя 3.После преобразования верхнего уровня входного сигнала (координата времени тз 1) входной сигнал изменяется в сторону уменьшения. Выходной сигнал усилителя 3 в этот момент времени по завершении перехода на следующий 32-й поддиапаэон преобразования с временным промежутком тз 1,сз 2 соответствует значению - 1 В, выходной код ПНК 7-2 бит, регистра 16-31 х 2 бит, а сумматора 17-2 бит.В момент времени тз 2 (фиг. 2) выходной код ПНК 7 устанавливается в "0" и по фронту выходного сигнала элемента И 8, формирующегося в результате срабатывания элемента ИЛИ 19, ЙЯ-триггер 10 устанавливается в "1". При этом в реверсивном счетчике 13 производится вычитание "1" и нэ его выходе устанавливается код, равный 30 х 2 бит, Вместе с тем на выходе регистра 16 в процессе перехода на 33-йподдиапазон с временным промежутком 1 з 2,.лзз сохраняется значение кода 31 х 2, на выходе буферного формирователя 15 - код, равнцй "О", а в соответствии с этим на выходе сумматора 17-Кеых=31 х 2 5 бит. Изменение кодовой комбинации на выходе реверсивного счетчика 13 приводит к установлению в "О".31-го выхода дешифратора 18 (32-й выход переходит в состояние "1"), замыкается ключ группы ключей, под ключая на вход резистора 2 напряжение 30/К В, в результате чего.на выходе усилителя устанавливается уровень -18, а на вы ходе ПНК 7 - код порядка 2 бит, По завершении тз ЙЯ-триггер 10 возвраща ется в "0", в регистр 16 записывается код значения 30 х 2 бит, а на выходе формирователя 15 устанавливается код, близкий к значению 2 бит, равный выходному коду ПН К 7. Таким образом, при переходе на 33-й 207 поддиапазон преобразования йвых=31 х 2 бит. Последующие поддиапазонц формируются аналогично (фиг. 2). И, наконец, на последнем поддиапазоне в момент време. ни т 62, устанавливается в "О" первый вы ход дешифратора, а остальнце 31 его выходов - в "1". При этом выключены все ключи 4, коды реверсивного счетчика 13 и регистра 16 устанавливаются в "0", а код с выхода ПНК 7 транзитом передается на 30 выход устройства.Сумматор 17 (фиг, 3) вклк)чает полусумматоры, выполненные на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 23 и элементах И 24. Его входы с 1-го по 7-й подключень соответст венно к семи выходам буферного формирователя 15 и проходят транзитом на выход сумматора 17, образуя семь младших разрядов преобразования 2, , 2 Восьмой вход0 6сумматора 17 (один из входов верхнего эле. 40 мента ИСКЛЮЧАЮЩЕЕ ИЛИ) подключен к восьмому выходу формирователя 15, а остальные пять входов сумматора 17 (входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23) соответственно подключены к входам регистра 45 16 (с первого по пятый). Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23 образуют пять стаявших разрядов преобразования 2,7Формула изобретения 50 1, Устройство для аналого-цифрового преобразования, содержащее преобразователь нэпряжение-код, тактовый вход которого является тактовой шиной и объединен с первым входом блока управ. 55 ления, а информационный вход соединен с выходом суммирующего усилителя, первый вход которого является входной ши. ной, а остальные входы подключены к выходам соответствующих ключей, управляющие входы которых соединены с соответствующими, кроме первого, выходами дешифратора, входы которого соединены с первыми выходами блока управления, вторые входы которого соединены с выходом преобразователя напряжение-код, и регистр, о т л и ч а ю щ е е с я тем, что, с целью повышения точности и помехозащищенности на границах поддиапазонов устройства, в него введены буферный формирователь, сумматор и резистивный делитель напряжения, первый и вторым входами которого являются шина образцового напряжения и общая шина соответственно, выходы соединены с информационными входами ключей соответственно, а выходы преобразователя напряжение - код соединены с первыми входами буферного формирователя, второй и третий входы которого соединены соответственно с вторым и третьим выходами блока управления, а выход подключен к первому входу сумматора, второй вход которого соединен с выходом регистра, а выход является выходной шиной, информационные входы регистра соединены с первыми выходами блока управления, тактовый вход - с четвертым выходом блока управления, третий вход которого подключен к первому выходу дешифратора.2, Устройство поп.1.отл ича ю щеес я тем, что блок управления выполнен на двух триггерах, счетчике, реверсивном счетчике, элементах И, ИЛИ, ИЛИ - НЕ, входыпоследнего из которых объединены с входа-ми первого элемента И и являются вторыми входами блока, э выход подключен к первому входу второго элемента И, второй вход которого является третьим входом блока, а выход соединен с входом первого триггера, В-вход которого объединен с й-входом второго триггера и подключен к выходу счетчика, счетный вход которого является первым входом блока, а вход сброса соединен с выходом элемента ИЛИ и является четвертым выходом блока, вторым выходом которого является выход первого триггера, который соединен с первым входом элемента ИЛИ и вычитающим входом реверсивного счетчика, суммирующий вход которого является третьим выходом блока, объединен с вторым входом элемента ИЛИ и подключен к выходу второго триггера, Б-вход которого соединен с выходом первого элемента И,3. Устройство по и, 1, о т л и ч а ю щ е ес я тем, что буферный формирователь выполнен на элементах ИЛИ, И по числу разрядов преобразователя напряжение-код, причем первые входы элементов ИЛИ яв 1702526 10ляются первыми входами блока, вторые входы - третьим входом блока, выходы соединены с соответствующими первыми входами элементов И, вторые входы которых объединены и являются вторым входом блока, а выходы являются выходами блока.170252 б ставитель В.Махнанохред М,Моргентал Редактор А.Лежнина али Корректо НТ ССС эводственно-издательский комбинат "Патент", г. Уж, ул,Гагарина, 101 аказ 4551 ВНИИПИ Госуд Тираж венного к 113035, М Подписноетета по изобретениям и открытиямва, Ж, Раушская наб., 4/5
СмотретьЗаявка
4749255, 07.09.1989
ИНСТИТУТ ТЕХНИЧЕСКОЙ ТЕПЛОФИЗИКИ АН УССР
ШЕЙКО ВЛАДИСЛАВ ВАСИЛЬЕВИЧ, МАРЦИНКЯВИЧУС АЛЬБИНАС-ЙОНАС КАЗЕМЕРОВИЧ
МПК / Метки
МПК: H03M 1/18
Метки: аналого-цифрового, преобразования
Опубликовано: 30.12.1991
Код ссылки
<a href="https://patents.su/6-1702526-ustrojjstvo-dlya-analogo-cifrovogo-preobrazovaniya.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для аналого-цифрового преобразования</a>
Предыдущий патент: Аналого-цифровой преобразователь
Следующий патент: Устройство для преобразования временного интервала в напряжение
Случайный патент: Способ получения 4-бромфурфурола