Устройство цикловой синхронизации блочных кодов

(19 5)5 Н 047/О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР О АНИЕ ИЗОБРЕТЕНИЯ ДВТОРСКО ИДЕТЕЛ ЬСТВУ Бюл, Ф 40ильев, Б.М,Певзнер, В.М,Смирн и Р.И.Шутин62(088.8)МККР йаззе О, ТЬе ТЬ обе аког б 9 та Тееч 1 з 1 пз, (приложение 3, Р 19, СТВО ЦИКЛОВОЙ С ЛОЧНЫХ КОДОВение относится к промышленв связи. Цель изобре времени вхождения в оазопоп зег 1 а Г).ИНХРОтения - синхро(21) 4689333/ (22) 20,03,89 (46) 30.10.91. (72) В,Ю.Вас нов, В.Я,Сори (53) 621.394,6 (56) Вклад в СЯР 8 В - 9 В с 1 п 1 егсоппех 1 о (54) УСТРОЙ НИЗАЦИИ Б (57) Изобрет ности средст уменьшение низм, Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 кодовых комбинаций, блок 4 определения нарушения чередования инвертируемых, элемент ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы и блок 6 управления. Цель достигается путем подсчета определенного числа ошибок блоком 6 и изменения коэффициента деления ра.- пределителя, чем достигается сдвиг цикловой синхронизации на 1 такт. Процесс повторяется до установления цикловой синхронизации. 4 ил,,Изобретение относится к промышленности средств связи и может быть использовано при построении устройств цикловой синхронизации в системах передачи информации, преимущественно в системах передачи цифровой телевизионной информации.Целью изобретения является уменьшение времени вхождения в синхрониэм. На фиг. 1 представлена структурная электрическая схема устройства цикловой синхронизации блочных кодов; на фиг. 2 - анализатор кодовых комбинаций (КК) и блок определения нарушения чередования инвертируемых кодов комбинаций, варианты выполнения; на фиг. 3 - распределитель циклов, блок управления и формирователь сдвига фазы, варианты выполнения; на фиг, 4 - временные диаграммы, поясняющие работу устройства цикловой синхронизации блочных кодов.Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 (аа), блок 4 определения нарушения чередования инвертируемых КК, элемент ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы и блок 8 управления, В состав дешифратора 2 входят сдвиговый регистр 9, параллельный регистр 10, программируемый постоянный запоминающий блок (ППЗБ) 11 и параллельный регистр 12. В состав анализатора 3 аа входят ППЗБ 13 инвертируемых и запрещенных КК и блок 14 памяти. Блок 4 определения нарушения чередования ИКК содержит 1 К-триггер 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 16, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 17 и элемент ИЛИ-НЕ 18. В состав распределителя 6 циклов входят делитель 19 и инвертор 20. Блок 8 управления содержит счетчик 21 импульсов, элемент ИЛИ-НЕ 22, инвертор 23, элемент ИЛИНЕ/ИЛИ 24 и элемент ИЛИ-НЕ 25.Устройство цикловой синхронизации блочных кодов работает следующим образом,При сбое цикловой синхронизации анализатор 3 КК в параллельном коде, поступающем с выходов параллельного регистра 10 дешифратора 2, выделяет факт наличия запрещенных КК или посредством блока 4 определения нарушения чередования инвертируемых КК нарушение чередования инвертируемых КК и формируют на элементе ИЛИ-НЕ 5 сигнал ошибки, который поступает в блок 8 управления. Счетчик 21 блока 8 управления считает до й ошибок. После прихода (М+ 1)-й ошибки блок 8 управления вырабатывает сигнал, по которому форми 5 10 15 20 25 30 35 40 45 50 рователь 7, выполненный, например, в виде О-триггера, сдвигает распределитель 6 циклов на один такт. Одновременно счетчик 21 блока 8 управления устанавливается в исходное состояние,Входной сигнал поступает нэ вход блока 1 разделения сигналов, усиливается и нормируется по амплитуде и поступает на вход сдвигового регистра 9 дешифрэтора 2. Запись информации в сдвиговый регистр 9 происходит по положительному фронту тактовой частоты, По положительному фронту частоты, получаемой в распределителе 6 циклов путем деления делителем 19 тактовой частоты на девять и передаваемой через инвертор 20, происходит запись информации из сдвигового регистра 9 в параллельный регистр 10. Параллельный код с выхода параллельного регистра 10 поступает в ППЗБ 11, запрограммированный так, что по входным словам пВ происходит преобразование пВ - гпВ, в параллельный регистр 12 записывается код вВ.С выходе регистра 10 дешифратора 2 параллельный код поступает на входы ППЗБ 13 анализатора 3 КК. Причем ППЗБ 13 запрограммирован так, что по входным словам и В на выходах его вырабатываются сигналы, соответствующие признакам инвертируемых КК и признакам запрещенных КК. В частности, для кода 8 ВВ в качестве инвертируемых КК используются КК 6/3 и 3/6 (соответственно по содержанию в кодовом слове 9 В шести "1" и трех "О" - 6/3, трех "1" и шести "0" - 3/6,При безошибочной передаче информации на выходе блока 14 памяти (второй выход анализатора 3 КК) вырабатывается сигнал "0", который поступает на вход элемента ИЛИ-НЕ 5. На выходах блока 14 памяти (первый выход анализатора 3 КК) при передаче инвертируемых КК, в частности 6/3 и 3/6, вырабатываются сигналы "0" и "1" соответственно, а при передаче остальных КК - сигналы "1", В первом случае триггер 15 устанавливается по сигналу на тактовом входе в единичное (нулевое) состояние, во втором случае - по сигналам "1" на входахЧ и а - состояние триггера 15 сохраняется, С приходом следующей инвертируемой КК, которая в соответствии с чередованием КК должна иметь уже обратное соотношение "0" и "1" на выходах блока 14 памяти, сигнал "О" ("1") поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17, на втором входе которого установлен сигнал "1 "("0") с выхода триггера 15. При этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 вырабатывается сигнал "1", который через элемент ИЛИ-НЕ 18 "0" поступает на второй45 50 55 вход элемента ИЛИ-НЕ 5, а триггер 15 по сигналу на тактовом входе устанавливается в нулевое (единичное) состояние, которое сохраняется до прихода следующей инвертируемой КК, По нулевым логическим сигналам на входах элемент ИЛИ-НЕ 5 выдает сигнал ло ической единицы, что соответствует безошибочной передаче информации,При появлении запрещенной КК на выходе блока 14 памчти (второй выход анализатора 3 КК) вырабатывается сигнал "1", который через элемент ИЛИ-НЕ 5 поступает в виде 0" на выход. При появлении ошибки д чередовании инвертируемых КК на выходах блока 14 памяти (первый выход анализатора 3 КК) вырабатываются сигналы "0" и "1" ("1" и О") соответственно, сигнал "1" ("0") поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17. но при этом на втором его входе будет установлен сигнал "1" ("0") с выхода триггера 15, По двум одинаковым логическим сигналам на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 на его выходе Формируется сигнал "0". Вместе с тем и на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 16 при передаче инвертируемьх КК по логическим сигналам на входах "0" и "1" ("1" и "О") вырабатывается сигнал "О". В результате на выходе элемента ИЛИ-НЕ 18 формируется сигнал "1", который через элемент ИЛИ-НЕ 5 поступает на выход, что соответствует появлению ошибки в принимаемой информации,Если ошибки отсутствуют, то счетчик 21 блока 8 управления находится в исходном состоянии(на всех его выходах уровень "0"), а импульсы на С-вход не поступают благодаря запрету на элементе ИЛИ-НЕ 22 сигналом с выхода элемента ИЛИ-НЕ 5. При этом блок 8 управления не влияет на работу делителя 19 распределителя 6 циклов, который делит тактовую частоту на девять, а сам счетчик 21 блока 8 управления установлен в режим прчмзго счета, так как на его входах имеются соответственно уровни "1" и "0" с выходов элементов ИЛИ-НЕ/ИЛИ 24 и ИЛИ-НЕ 25, На выходе счетчика 21 имеется уровень "О",Отрицательные импульсы ошибок разрешают прохождение импульсов частоты распределителя 6 циклов, снимаемых с инвертора 2 С через элемент ИЛИ-НЕ 22 на С-вход счетчика 21 (фиг, 4 б) с некоторой задержкой т 1, определяемой быстродействием интегральных микросхем, относительно импульса делителя 19 (фиг, 4 а). После прихода восьмой ошибки (М = 8) счетчик 21 и;реходит в состояние "1" по выходу ОЗ, при этом соответственно на первых входах 5 10 15 20 25 30 35 40 элементов ИЛИ-НЕ/ИЛИ 24 ИЛИ-НЕ 25 с некоторой задержкой х 2 относительно импульса ошибки (фиг. 4 в) установится отрицательный потенциал (фиг, 4 г), который разрешает прохождение отрицательных импульсов ошибок на выходе элемента ИЛИНЕ/ИЛИ 24 (фиг. 4 д,е), Но эти импульсы не изменят ни работу счетчика 21, ни работу делителя 19, так как приходят с некоторой задержкой как относительно импульсов делителя 19 (фиг, 4 а), так и относительно импульса на С-входе счетчика 21 (фиг, 4 б).Девятая ошибка в виде отрицательного импульса поступает на Я-вход триггера формирователя 7 сдвига фазы (фиг, 4 е) с неинверсного выхода элемента ИЛИ. Н Е/ИЛИ 24 и устанавливает на его выходе 0 положительный потенциал по фронту импульса блока 1 разделения сигналов, Этот потенциал поступает на вход ОВ делителя 19 расп ределителя 6 циклов и по следующему положительному фронту тактовой частоты дополнительная единица запишется на выход 07 делителя 19, поэтому состояние "1" сохранится на выходе 00 делителя 19 не восемь, а девять тактов, что приведет к сдвигу цикловой синхронизации на один так.Одновременно приход девятой ош.бки переводит счетчик 21 в режим параллельного приема, так как на его входах устанавливаются уровни "0". Поступающий на вход С счетчика 21 импульс переводит его в исходное состояние, одновременно в исходное состояние возвращается и формирователь 7,Сдвиг цикловой синхронизации будет продолжаться до вхождения системы в синхронизм, который произойдет максимум за 8 сдвигов (при восьмиразрядном входном слове),Формула изобретенияУстройство цикловой синхронизации блочных кодов, содержащее последовательно соединенные блок разде .ния сигналов, дешифратор и анализатор:;овых комбинаций, при этом выход сигнала тактовой частоты блока разделения сигналов подключен к тактовому входу дешифратора непосредственно и через распределитель циклов - к входу записи дешифратора и к управляющему входу блока управления, о тл и ч а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм, введены блок определения нарушения чередования инвертируемых кодовых комбинаций (ИКК), элемент ИЛИ-НЕ и формирователь сдвига фазы, при этом выход распределителя циклов соединен с управля 1688434ющими входами анализатора кодовых комбинаций и блока определения нарушений чередования ИКК, выход которого и выход анализатора кодовых комбинаций через элемент ИЛИ-НЕ соединены с входом сигнала ошибки блока управления, выход которого и выход сигнала тактовой частоты блока разделения сигналов через формирователь сдвига фазы соединены с управляющим входом распределителя циклов, дополнительный выход которого соединен с входом сброса формирователя сдвига фазы, 5 причем выходы анализатора кодовых комбинаций соединены с соответствующими входами блока определения нарушения чередования ИКК,1688434 Составитель В.ЕвдокимоваТехред М,Моргентал Корректор О,К Редакто иган аказ 3718 Тираж Под ВНИИПИ Государственного комитета по изобретениям и 113035, Москва, Ж, Раушская наб., писное открытиям при ГКНТ СССР иэводст здательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101