Устройство для умножения

(51)5 С 06 Г 7 52 11 СПИ САНИ ЗОБ СВИДЕТЕПЬСТВУ АВТОРСН Изобрет и тносится к может быть ке бьктрод ия чисел, в составе (БИС), и ем устройс ычислиельной т ке, або использойствующнхдобныхольших но при тройст ра ож для изг интеграл о е ьных схе нствован Р 888109 яется ве ш ва по вт.св. Целовер но ойства На фиг.схема устрои рив ва; едена функциона фиг.2 - алва при умножомножителей альна орит мы работы уст с контролем д вычислении пр жителей устро онс изведства я четырех сомнотво (фиг . 1) стр 1 мною я разрядныхерные реги й групп, ко 7 промежуто Устрои рядный реги 2 вычислени вед ения :буф вой и втор гистры б и т п-ра блоков содержи ого, изначе ии пронзи 4 перр 5, реезульта - . трыммут ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧМРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРФ 888109, кл, С 06 Р 7/52, 1978.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ(57) Изобретение относится к вычис-.лительной технике, может быть использовано при разработке быстродействующих устройств умножения чисел,удобных для изготовления в составе изобретения - повьппение до и результата вычислений ус 2больших интегральных схем, и является усовершенствованием устройства по а.с. Р 888109. Цель изобретения повышение достоверности результата вычислений устройства. Цель достигается с помощью регистров 6,7 промежуточного результата, сумматора 8, элемента 9 задержки, узла 10 сравнения, элемента И 11 и коммутатора 5. С их помощью контролируется работа умножителя, включающего в себя регистр 1 множимого, и блоков 2 вычисления разрядных значений произведения и групп буферных регистров 3,4. 2 ил. та, одноразрядный сумматор 8, элемент 9 задержки, узел 10 сравнения, элемент И 11, первый установочный вход 12 устройства, первый вход 13 признака записи устройства, второй установочный вход 14 и второй вход 15 записи устройства, вход 16 стробирования фф устройства, вход 17 задания режима4 работы устройства, входы 18 и 19множителя и множимого устройства соответственно, вход 20 коррекции уст. -еей ройства, информационные выходы 21 и фф 22 устройства, выход 23 контроля устройства, группу выходов 24 п-разрядного регистра 1, выходы 25, 26 блоков 2,Регистр 1 предназначен для хранения п-разрядного значения множимо- Я го, в который запись производитсяпо тактовым сигналам при наличииразрешающего потенциала на их входах записи и может быть выполнен на синхронных двухтактных 0 Ч-триггерах. Ре 3 1654 гистры 3 и 4 предназначены для хранения соответственно старшего и млад- щего разрядов разрядных произведений, формируемых блоками 2. Регистры 6 и 7 5 предназначены для хранения и старших разрядов произведения сомножите" лей в двухрядном коде и представляют собой сдвиговые регистры, в которых под управлением потенциала на 1 О входах управления сдвигом осуществляется либо прием информации с информа" ционных входов, либо перезапись ее из старших в младшие разряды. Регистры 6 и 7 могут быть реализованы на синхронных двухтактных ПЧ-триггерах, запись в которые осуществляется при наличии разрешающего потенци" ала на их входах записицричем разрядность регистра 6 равна (п), а Разрядность регистра 7 равна п. На фиг .1 условно не показаны цепи синхронизации всех регистров устройства, однако. испольэуетая общая цепь синхронизации всех регистров устройства, образующая общую цепь синхронизации устройства.Блоки 2 предназначены для вычисления значений разрядных произведе ний по ФормулеРщХУ+А+В,где ХУ - соответствующие разрядыс омножит ел ей;А В - разрядные слагаемые, поступающие на входы первогои вторых слагаемых блока 2.Блоки 2 могут быть реализованы. самыми различными методами и средст- О вами в зависимости от требований к быстродействию, регулярности структуры и т.д в частности, возможно выполнение в виде ПЗУ (постоянного запоминающего устройства) илиа 5 в виде комбинационных схем, синтез. которых может быть произведен любым из известных методов по таблицеистинности функционирования блока.Одноразрядный сумматор 8 с запо 50 минанием переноса предназначен для преобразования двухрядного кода про- изведения сомножителей в однорядныйкод. Этим самым вычисляются и старших разрядов произведения из информации, хранимой в регистрах 6 и 7. Одноразрядный сумматор 8 может быть реализован на основе комбинационного сумматора и синхронного ЭЧ-триггера для запоминания переноса, имеющего входы установки в нулевое состояние и записи. Запись в этот триггерпроизводится при наличии разрешающего потенциала на Ч-входе. Синхровход триггера запоминания переносасоединен с общей цепью синхронизации устройства,Элемент 9 задержки предназначендля Формирования необходимой задержки значений разрядов произведения,требуемой при вычислении произведения нескольких сомножителей, а такжепри выполнении контроля формируемогорезультата. Элемент 9 задержки может быть реализован на основе одноразрядного регистра, построенногона синхронных двухтактных ЭЧ"триггерах, запись в которые осуществляется при наличии разрешающего потен-,циала на их Ч-входах (входе записиэлемента 9), а синхровходы (не показаны) соединены с общей цепью синхронизации устройства.Устройство работает следующимобразом,Рассмотрим работу устройства дляследующих случаев:умножение двух сомножителей с .контролем (основной режим работыустроиства);Щвычисление функции Д А - прои 1 1изведение нескольких сомножителей сконтролем,Для пояснения работы устройствана фиг.2 представлены граф-схемыалгоритма Функционирования устройства для основного рвкима умножениядвух и-разрядных сомножителей сконтролем (а) и при вычислении Функции П А с контролем (где А - и-разэрядные сомножители) для случая ш4(б),На Фиг,2 приняты следующиеобозначения: 712-717 - сигналы навходах 12-17 устройства соответственно.Предполагается, что при наличиисигналов 715 и 714 осуществляетсязапись с выходов 25 и 26 блоков 2 врегистры 7 и 6 соответственно, а приотсутствии 715 и наличии 714 производится сдвиг информации в регистрах6 и 7. Также предполагается, что приналичии потенциала на 717 в коммутаторе 5 осуществляется передача свыхода элемента 9 задержки, а при(Фиг,2 а) работает следующим образом.,В исходном состоянии (вершина О,фиг.2 а) регистры 3 и 4 обнулены, врегистре 1 хранится без знака и-разрядное значение множимого, коммута-тор 5 настроен на передачу информации с входа 18 множителя устройства.В каждом из (и) первых тактовработы устройства на его вход 18 поступает ло одному разряду значениемножителя, начиная с младшего разряда. При этом в -м блоке 2 производится умножение разряда множителя,поступающего на его вход множителяс выхода коммутатора 5, на -й разрядмножимого, поступающего на его входмножимого с выхода 24-го разряда регистра 1 множимого, и прибавлениек младшему разряду получившегосяпри этом двухразрядного произведенцячерез входы первого и второго слагаемых -го.блока 2 соответственно старшего разряда произведения 1-го блбка2, сформированного в предыдущем такт е и хранимого в -м р егистр е 3, имладшего разряда произведения +1)го блока 2, сформированного в предыдущем такте и хранимого в (+1)-мрегистре 4., Сформированные -и бло-ком 2 старший и младший разряды произведения с его выходов 25 и 26 записываются сигналом 713 в -е регистры3 и 4 соответственно,В и-м такте работы устройства вблоках 2 производится аналогичноеумножение множимого на и-й разрядмножителя, однако по окончании этоготакта одновременно с записью информации с выходов 25 и 26 блоков 2 (которая представляет собой значениестарших и разрядов произведения двухсомножителей в двухрядном коде) врегистры 3 и 4 производится их запись соответственно в регистры 7 и 6по сигналам 714 и 715 а также осуществляется обнуление триггера запоминания переноса одноразрядного сумматора 8 (вершина и, Фиг,2). Приэтом в течение первых и тактов изустройства через его информационныйвыход 21 выводится по одному разряду в каждом такте и младших разрядов произведения.В течение последующих и тактовна вход 18 множителя устройства пода е ся нулевая информация, прн этт 1в каждом такте на первый вход узла10 сравнения поступает по одномуразряду, начиная с младших, старшие иразрядов произведения, формируемыеодноразрядным сумматором 8 из информации, хранимой в регистрах 6 и 7,а на второй вход узла 10 сравненияпоступают одноименные разряды произведения с выхода регистра 4, Формируемые блоками 2 из информации, хранимой в регистрах 3 и 4, Подавая сигнал 716, разрешают прохождение информации об ошибке с выхода узла 10сравнения на выход 23 контроля устройства.Вывод из устройства значения старших н разрядов произведения произво дится в течение последних п тактовчерез его первый информационный выход21 либо через его второй информационный выход 22 по одному разряду в каждом такте. Причем при выводе результата через второй выход 22 устройствапоявляется возможность сразу послеокончания первых п тактов работы устройства начать вычисление произведения новой пары сомножителей. В этом 30 случае йо окончании и-го такта подается сигнал на установочный вход 12устройства, по которому производитсяобнуление регистров 3 и 4, а такжезапись нового значения множимого врегистр 1. Этим устройство подготав ливается к вычислению произведенияновой пары сомножителей, значение множителя которой подается на вход 18устройства по одному разряду в каждом 40из.последующих и тактов, в течениекоторых устройство работает аналогично первому умножению. Значение младших и разрядов нового произведениявыводится из устройства через егопервый информационный выход 21 поодному разряду в каждом такте, одновременно с выводом через второй инФормационный выход 22 устройства старших разрядов предыдущего произведения. Б этом случае контроль за функционированием устройства невозможен. До сих пор предполагалось, что на вход 20 коррекции устройства во всех тактах его работы подается нулевая информация. В тех же случаях, ког,.а требуется получить округленное произведение, необходимо в первом такте работы устройства на его вход 20 подать корректирующую информацию(для округления 2 и-разрядного произведения и-разрядных сомножителей, представленных в двоична-кодированной шестнадцатеричной системе счисления, необходимо в первом такте работы " подать на вход 20 двоичный код 1000), Для округления произведений-пар сомножителей при их последовательном вычислении необходимо подавать корректирующую информацию на вход 20 устройства одновременно с подачей на вход 18 множителя устройства первого разряда каждого множителя. Это позволяет осуществить округление результата без дополнительных временных затрат, Кроме того, вход 20 устройстэа может быть использован для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в допопнительном коре.При вычислении функции П Аву:и 3 устройстве дополнительно используется коммутатор 5 для подачи на входы множителя блоков 2 разрядов промежуточного произведения, вычисляемого сумматором 8 из информации, полученной в предыдущем цикле и хранимой в регистрах 6 и 7. Общее время работы устройства можно условно разделить на три этапа: на первом этапе про" изводится умножение двух первых сомножителей, на Втором это произведение перемножается с остальными сомножителями, а на третьем осуществляет ся вывод полученного результата с контролем. Первый этап включает и тактов, второй этап состоит из (ш) циклов, каждый из которых .включает (и+1) такт, а третий этап состоит из 40 и тактов. Таким образом, общее время вычисления функции Ц составляетд(ш) (и+1) + 2 п тактов.Рассмотрим работу устрОйства, используя для пояснения фиг.2 б. В исходном состоянии регистры 3 и 4 обнулены,врегистре 1 хранится без знака и-разрядное значение первого сомножителя, Коммутатор 5 настроен на пере- дачу информации с входа 18 множителяустройства (отсутствует сигнал 717) .В каждом из и первых тактов работы устройства (первый этап) на еговход 18 множителя поступает по одно-,55 му разряду второй сомножитель и осуществляются те же операции, что и в основном режиме умножения двух сомно" жителей, т.е. производится вычисление произведения двух первых сомножителей и запись его старших и разрядовв виде двухразрядного кода в регистры6 и 7. Однако в наличии от основного режима, в п-м такте подается сигнал 712, под действием которогоустанавливаются в нулевое состояниерегистры 3 и 4 и записывается очередной (третий) сомножитель в регистр 1,На втором этапе работы устройства выполняются (ш) подобных циклов.Перед началом каждого из (ш) циклов регистры 3 и 4 обнулены, в регистре 1 хранится без знака значение очередного сомножителя, в регистрах 6 и 7 хранится в двухрядном коде значение и старших разрядов произведений предыдущего цикла, триггер запоминания переноса сумматора 8 обнулен.Далее в каждом из (ш) циклов, в устройстве параллельно реализуются две функции: вычисление по одному разряду в каждом такте старших и разрядов произведения предыдущего цик" ла с помощью одноразрядного сумматора 8 из информации, хранимой в регистрах 6 и 7, и вычисление нового произведения с помощью блоков 2,используя в качестве множимого значение очередного сомножителя, хранимого в регистре 1, а в качестве множителя - старшие и разрядов произведения пре", дыдущего цикла, поступающие с выхода 30 элемента 9 задержки через коммутатор 5 настроенный сигналом 717) на входы множителя блоков 2, Таким образом, начиная с второго такта каждого из (ш) циклов в блоках 2 проиэводятся операции, аналогичные первым и тактам работы устройства, причем на входы множителя блоков 2 поступает по одному разряду, начиная с мчадших значение произведения предыдущего цикла, вычисляемое одноразрядным сумматором 8 из информации, хранимой в регистрах 6 и 7 (в первом такте каждого из (ш) цикпов мпадший разряд этого произведения записывается в элемент 9 задержки), а на входы множимого блоков 2 постулает значение очередного сомножителя с выходов 24 регистра 1 множимого.В (и+1)-м такте каждого из (ш) циклов значение старших и разрядов получившегося нового произведения в двухрядном коде записывается с выходов 25 и 26 блоков 2 в регистры 7и б соответственно, а также производится (кроме (и+1) -го такта последне- . го (ш)-го цикла) обнуление регистров 3 и 4 и загрузка значения очередного сомножителя в регистр 1. В (и+1)-м такте (ш)-го цикла производится запись старших и разрядов произведения П А в двухрядном кодеа 1 3с выходов 25 и 26 блоков 2 в регист ры 7 и б, а также в соответствующие регистры 3 и 4. На третьем этапе вы-; полняются еще а тактов, в течение которых из устройства осуществляется вывод старших п разрядов результата 15 с контролем, подобно последним тактам в основном режиме умножения двух сомножителей,Вывод 2 и разрядного значения произведения П А осуществляется в 203устройстве следующим образом: младшие п разрядов выводятся через первый информационный выход 21 устройства по одному разряду в каждом такте 25 (ш)-го цикла, начиная с второго. такта, а старшие п разрядов - либо через первый 21, либо через второй информационные выходы устройства по одному разряду в каждом из и последних. тактов работы устройства (на третьем этапе работы .устройства) . При этом одновременно с выводом п старших разрядов результата можно осуществлять контроль работоспособности узлов и блоков устройства путем сравнения в узле 1 О значений каждого из и старших разрядов результата, формируемых параллельно одноРазРядным сумматорам 8 и блоками 2 4 О независимо друг от друга. Выдача сигнала ошибки на выход 23 контроля устройства разрешается подачей управляющего сигнала 71 б. Вход 20 коррекции устройства может и в этом ре жиме работы быть использован для округления результата и введения необходимой коррекции по знакам при умножении чисел в дополнительном коде.формула изобретенияУстройство для умножения по авт. св. В 8881 О 9,о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности результата вычислений устройства, в него введены два регистра промежуточного результата, коммутатор, одноразрядный сумматор, элемент задержки, узел сравнения и элемент И, причем выход младшего разряда каждого из и блоков вычисления разрядных значений произведения группы, кроме первого, соединен,с соответствующим разрядом информационного входа первого регистра промежуточного результата, выход старшего разряда - с соответствующим разрядом информационного входа второго регистра промежуточного результата, информационные выходы первого и второго регистров промежуточного результата соединены соответственно с входами первого и второго операндов одноразрядного сумматора, выход резупьтата которого соединен с информационным входом элемента задержки, выход которого соединен с первьви информационными входами узла сравнения и коммутатора, выход узла сравнения соединен с первым входом элемента И, выход которого является выходом контроля устройства, выход первого буферного регистра второй группы соединен с вторым информационным входом узла сравнения, второй информационный вход коммутатора подключен к входу множителя устройства, управляющий вход коммутатора 1подключен к входу задания режима работы устройства, выход коммутатора соединен с вторыми входами блоков вычисления разрядных значений произведения группы, выход элемента задержки является соответственно вторым информационным выходом устройства, установочные входы и входы записи первого и второго регистров промежуточного результата подключены соответственно к второму установочному входу и второму входу записи устройства, установочный вход и вход записи счетчика - соответственно к второму установочному входу и второму входу записи устройства, второй вход элемента И - к входу стро бирования устройства.