Устройство циклового фазирования аппаратуры передачи дискретной информации

(5)5 и 04 Е ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ ИЭ ЕТЕП А ВТОРСКОМУ 9 электроышение 1)сс 1, М 5й институт жее 1 п о содер-ты 2 и 2 иации ский,и 0,10 62(088 спиде ц 04 0 БЕЛ ВПЛПгистрь нающий регистр регистр егистр 9 импуль эетч,.к три; геГЫс- , ,1 Н от, Хрис те нкс(57) Изобретение относитс связи. Цель изобретения пмехоустойчивости. Устржи; делитель 1 частоты, э сравнения, коммутатор 3, 14 и 23, оперативный запо блок 5, блок б сравнения, пз.яти числа бит в цикле, амяти синхрокомбинации, р памяти числа бит между си с;ми, счмматср 10, счетчиз,.;ержки, реверсивый 13, узла 15: 2 сравнени,ы 16 и 19, эл-ты И 17, 18, 25 27 30 и 31и 31, сумматор 20 по модулю дна, регистр 21 памяти полонины числа бит в цикле, эл-ты ИЛИ 26 и 29 и дешифратор 28 . Если приемная и передающая стороны системы связи находятся в синфазном состоянии, н устр-не на эл-ты И 30 и 31 поступает запрещающий сигнал, и подстройка фазы не проиродится. Если приемная сторона Изобретение относится к электросвязи и может использоваться для циклового Фазирования систем передачи дискретной инфермации.Цель изобретения - повышение помехоустойчивости,На чертеже представлена структурная электрическая схема устройства25циклового Фазирования аппаратурыпередачи дискретной информации,Устройство циклового фазированияаппаратуры передачи дискретной инФормации содержит делитель 1 частоты,первый элемент 2 сравнения, коммутатор 3, первый регистр 4, оперативныйзапоминающий блок 5, блок 6 сравнения, регистр 7 памяти числа бит вцикле, регистр 8 памяти синхрокомбинации, регистр 9 памяти числа битмежду синхрсимпульсами сумматор 10,счетчик 11, элемент 12 задержки,регерсивный счетчик 13, второй регистр 14, первый узел 15 сравнения,первый триггер 16, первый и второй 40элементы И 17 и 18, второй триггер19, счмматоо 20 по модулю два, регистр 21 памяти половины числа битв цикле, второй элемент 22 сравнения, третий регистр 23, второй узел 4524 сравнения, третий элемент И 25,первый элемент ИЛИ 26, четвертыйэлемент И 27, дешифратор 28, второйэлемент ИЛИ 29 и пятый и шестой элементы И 30 и 31,50Устройство циклового Фазированияработает следуюшим образом.В цикле принимаемого сигнала длиной г бит, 1 бит синхрокомбинациираспределены равномерно; между соседними синхроимпульсами имеется г55бит иформации. Начальной установкой в регистр 7 заносится ндесятичном коде число М в регистр 8. . .отстает и о фазе от передающей , си гнал на подстройку в направлении " оп ер еж е ни я " дл я приемной стороны выдае т с я с выхода эл- т а И 3 1 . Если приемная сторона и о фазеопережает " передающую, с выхода эл -та И 3 0 на приемную аппаратуру поступает сигнал на подстройку е е в направлении " отставания " .1 ил ,записывается эталон синхрокомбинации,в регистр 9 записывается число я вдвоичном коде. Кроме того, сигналомначальной установки сбрасывается внулевое состояние реверсивный счетчик13. Принимаемый сигнал поступает наинформационный вход оперативного запоминающего блока 5, где по сигналузаписи от входа записи (считывания)записывается по адресу, определяемому коммутатором 3,Тактовые импульсы первой тактовойчастоты, совпадающей со скоростью передачи информации в канале связи Ртпоступают на информационный входделителя 1 частоты. Число текущегономера посылки в цикле с делителя 1частоты поступает на входы первогоэлемента 2 сравнения. На вторую группу входов элемента 2 сравнения поступает число 11 записанное в регистре 7, Это число определяет коэффициент деления делителя 1 частоты. Приравенстве чисел на входах первогоэлемента 2 сравнения на его выходеформируется импульс, сбрасывающийв исходное состояние делитель 1 частоты. Таким образом формируется коэфФициент деления делителя 1 частоты,.соответствующий числу посылок в цикле. СТактовые импульсы частоты Г (второй тактовой частоты) следует в 1 раэ чаще, чем импульсы частоты Е ., т.е, Г = 1 Г . При этом 1 - число импульссов синхрокомбинации в ци ле. В начале каждой посылки нходного информационного сигнала по первому импульсу второй тактовой частоты Р в операС тинный запоминающий блок 5 записывается значение этого сигнала по адресу, сформированному в делителе 1 часготы и скоммутированному коммутаторомлд.Таким обрд;ам, в теченп перво 1 п,ловивы В 1 кп,1 передачи пер,1 й триггср 16 находис,.1 улсвом состоянии, Д В тЕ" ЕНИЕ ВтОРОй ПОПсВНЫ 1 ИКЛД 5 16264 3 через регистр 4 на адресные входы оператиннсто запоминающего блока 5 (сигналом записи на коммутатор 3 осуществляется это подключение, а в остальные моменты формирования импульсов второй тактовой частоты Гс в течение посылки другим уровнем сигнала записи) считывания коммутатор 3 под - ключает входы регистра 4 к выходам О сумматора 1 О.После записи информации сигналом записи (считывания) операционный запоминающий блок 5 переводится в режим считывания и производится считывание информации, записанной в нем в 1 - 1 предыдущих ячейках памяти, соответствующих местам расположения в цикле символов синхрокомбинацип.Эта процедура осуществляется сле дующим образом, Пусть запись информации в текуший момент соответствует ш-й посылке в цикле передачи, ри записи в регистре 4 запоминается число тп, Перый такт считывания производит ся также по адресу ш. В следующем такте считывания нд входы регистра поступакт сигналы с выхода суммтора 10 (поскольку коммутатор 3 перект 1 счен сигналом циси - считывдгия)Вто рой вход суммдторд 10 поступают сит - налы с выхода регистра 9, в кс 1 ор - м хранится число бит между сапе,1 ними импульсами синхрокомбиндтти 1. На 11 ервый вход сумматора 10 посут 1 де 1 1 ис 35 ло текущего сформированного адреса (в начальньп 1 момент - число тп) . Нд выходе сумматора форм 1 руется разность чисел, поступающих соотгетст - ВЕННО На ЕГО ПЕрВЫй И ВтОра 11 ВХСь. Таким образом, в первом т 1.те нд вь - ходе сумматора 10 формируется число тп-г, которое запоминается в регистре 4; в следующем так 1 е частопы Еп на входы сумматора 1 О поступют 1;ст 1 д соответственно тп-г и г, так что нд его выходе Формируется число 1 т.=2 г и т,д, д с:1 едующей посылке информационного сигнапд пер вон,г 1 апьнае зндче - ние содсржммого регистрасоставляет тп+1, так что в циклах с гнтывдчия бу - ДУт аНДЛИЗИРОВатЬСЯ СИГНаЛЫ В Ят;Ей,ДХ блока 5 с н мс,рами соответственно тп+1, п+2, тп+1-2г и т.п.Считанная из соответствуюши:. я 1 ее55 памяти оперативного здпоминдюп 1 с.го блока 5 инфор 11 диия поступде 1 нд Вхо блока 6 сравнения (заметим о 1:пие элементов 2 и 22 сравнения, срдвпивд -32 6ЮЩЕГО КОЛЫ, т . Е. МНОГОРД ЗРЯ;1 НЫЕ П ВОИЧ- ные числа и Выдающего сигнал в мтмент их равенства; блока 6 сравнения, сра в ниваюшег о од нора зрядные дв ся 1 ч нь 1 е числа и выдающего сигнал в момент их совпадения; узлов сравнения 15 и 24, сравнивающих коды и выдающих сигналы типа Больше", "Меньше" и "Равно в зависимости от их соотношения), Нд второй вход блока 6 сравнения поступает соответствующий сигнал синхрокомбинации с выхода регистра 8, При совпадении этих битов (последовательность битов эталона синхрокомбинации обеспечивается циклическим сдвигом содержимого регистра 8) блок 6 сравнения вырабатывает импульс, который поступает на информационный вход счетчика 11. В результате за 1 импульсов Г , которые поступают в интервале длительности элементарной информационной посылки, в счетчике 11 Формируется число, соответствующее количеству символов эталонной синхрокомбинации, совпавших с принятьпти символами из канала связи, расположенными нд местах, где должны быть импульсы синхрокомбинации .При 1,дчдпь 1 п 1:стдно 1 зке устд 1 дВ .111 вдегся в нугтевое состояние реворсивны 1; счетчтк 1 . При пе;ехс, апного цикл, к другому импульсом с пер - вогс элемента 2 срд 1 нен 1- уст:,.авли" Ваотся в нулевое (1:сходно .) сос,я -нче ( роме и .лпт.:.ячдс.оты, второи и третий рс.гистры и 23, реверс 11 В 111 шт 1 счетчик 13 и тервый триг р 16. При начдлыгай уановке (и: начала работы устр йствд) одноврменпс с а - писью соотв 1 стдуюш и ин,",1 рмдции в регистр 1 7-9 в регистр 21 пам,ти полов.1 ы числа бт 1 1 з циктпе тдписывдстт я число в двоичном коде, разное Ч/2.Второи элемент 22 сравнения работает д; алогично пе;.дому; при рдвснстие нд его Входах кодоВ текушео номерл по сылки в цикле и записаннсго числа в регистре 2 (т.е, в середие цикла) стырдбатывде 1 сиг 11 дл, который ус - .ндвл 1 гдет первьй тригге; в елт 111 пч - ное состояние, Обрдтньп. поп, бвос ервсго тр 1 ггерд 16 в пулов;е сс;сто - 1 пе осуществляется 1;рикс чднни цик -в етттттттттттотт, Сигналы первой тактовой тлстотьт через первый и второй элементы И 17 и 18 по разретцаютцим сигналам с вьтх 1,.т в первого триггера 16 посту 5 пдют цл р 1 ерсттттттьттт счетчик 13 либо в режиме сложения импульсов, либо в режиме вычитания - таким образом, что в течение первой половины цикла вреверсивном счетчике содержится номер текущей п.сьшктт, а во время второй псловцны цикла передачи в немпроисходит вычитание импульсов ц егосодержимое соответствует числу посылок, остлвтштхся до конца цикла (т,е.номер посьлки, считая от конца цикла) .После анализа начальной (с номером 0") посылки к моменту ее ткончания четчцк 11 содержит некоторое зна-,20 чеци, соответствующее количеству совпадении эталонной комбинации и информаццнного сигнала, определенных в предположении,что именно эта посылка является синхросигцалом и для нсепрцемцля и передающая части системы находятся в сицфазном состоянии, Это значение (для любой посылки оно боль - ше и;пя с большой вероятностью) срав - ьдтвдетс 5 т на первом узле 15 сравнения 30 с. предыдущим значением, здписанным во втор.м регистре (в данный момет т н начале цикла - оно равно нулю) и по сигндлу "Б 1 пьше" с второго выхода перього узлд 15 сравнения, поступающего в момент импульса Р , обеспечивает запись полученного числа совпадений в регистр 14.Одновременно этот же сигнал ( Вольв ше ) через первый элемент ИттИ 26 и 40 четвертый элемент И 27 поступает нд упрлвттяющттй вход третьего регистра 23, обесттечивтя запись номера посылки с нлибольшим, (в тетутттитт момент) числом совпадений прцняттго сигнала 45 и эталонной сицхрокомбицации. Этот же сигц;тп, поступля на тактируютщттт Г-т 1 х 1 д кт 1 ртг 5 тригг.ра 19, обеспечивает тянись в цем информации с первого триггера 16 о текущей половице цикла ( О - в первой половине и1 150 "1" - л вт рой половине) . Информация с нерног триггера 16 поступает нд 1-вхотт г тор ог триггера 19,В дд.ттт,ттеитт; тт рлботлсутттестлляется лцд.ттгттчцо, если в ттдццом цикле и оя Ви 1 с 5 ттГ ттт ктлтт коГОРОЙ число совпддеттцй, злфиксиров тццых нд счет - чике 11, 1 ктже". ся болт,ше, чем здттисано во втором регистре 14. Если в какой-либо посылке число совпадений меньше, чем записанное в регистре 14, сигнал ца выходе "Больше" первого узла 15 сравнения не формируется и перезаписи номера посыпки в регистр 23 не происходитВо втором случае (равенство чисел совпадений для разных посылок) появляется сигнал на выходе Равно" первого узла 15 сравнения. Этот сигнал поступает нд один из входов третьего элемента И 25. На третий вход третьего элемента И поступает сигнал "Больше" с второго узла 24 сравнения. В этом узле 24 сравнения сравниваются номера посььтки, в которой ранее было зафиксировано максимальное число совпадений и текущей посылки (по модулю), снимается с выхода реверсивного счетчика 13, Сигнал Больше" появляется ца выходе второго узла 24 сравнения в том случае, если номер, записднный в регистре 23,больше текущегт номера (с учетом реверса счетчика 13). Так, например, если в регистре 23 записан номер 25, а гав,.ое т чичество совпадений призошло при анализе посылки е номером 93 (реверсивцый счетчик при 100 посьцтках в ттикле .:;,ходится в данный момент в ; остоянии 7), то происходит пере: лпцсь номера в соответствтги с "оптим:тстн,еским решением о подстроике тлк тдк 93 ближе к 100, чем 25 к О) ц нужную сторону для достижения сицфлзттости.Сигнал с второго узла 24 сравнения является условием подстройки. Другим условием реализации перезаписи номера псылки при равном числе совпадений является сигнал с сумматора по модулю два. Он появпяется в том случае, к.гда состояния первого и второго триггеров це совпадают, Л это, в свою очередь, имеет место, если номер предыдущей посылки, записанной в регистр 23, находится в одной полонине цикла передачи. а текуший номер посылки, имеющей с предыдущей раг.цое число совпадений, расположен в другой полонине цикла (ттредыдуг,тттт числовои приь,ер; црц данных номерах имеет мес.о сигнал с сумматора 20 по моду.-,ю два) . В том случае, когда обе ппылки с рлвным числом совпадеций цдходятся в одной половице цикла, вперезаписи т регистр 23 нового номе 9 16264 ра нет необходимости, поскольку направление подстройки не изменяется, перезаписи номера и не происходит, так как в этом случае на третий элемент И 25 не поступает разрешающий сигнал с сумматора 20 по модулю два. При наличии двух указанных условий сигнал "Равно" через третий элемент И 25 и первый элемент ИЛИ 26 аналогично сигналу "Больше" с первого узла 15 сравнения осуществляет перезапись во второй регистр 14 нового номера посылки, к которой в текущий момент предпопагается подстройка фазы,По окончании очередного цикла сигнал с выхода первого узла 24 сравнения поступает на вторые входы пятого и шестого элементов И 30 и 31. Формирование сигнала на выходе одного из этих элементов зависит также от двух условий. Первое обеспечивается дешифратором 28, на выходе которого присутствует разрешающий сигнал в том случае, если в третьем регистре 23 ненулевой номер. При нулевом номере в регистре 23 принимается решение о том, что максимальное число совпадений произошло в нулевой посылке цикла передачи и приемная сторона системы связи находится в синфазном состоянии с передающей, В этом случае с выходадешифратора 28 на элементы 30 и 31 поступает запрещающий сигнал и подстрОйка не производится, так как обе стороны системы связи находятся в синфазном состоянии .Второе условие определяется состоянием второго триггера 19. Если имеется разрешающий сигнал с дешиф О ратора 28, а второй триггер 19 находится в момент окончания очередного цикла передачи в нулевом состоянии (сигнал "1 - на инверсном выходе второго триггера 19), это означает, 45 что номер посьстки, для которой обнаружено максимальное число совпадений, находится в первой половине пикла передачи и, следовательно, приемная сторона отстает гто фазе ог перс. дающей. В этом случае сигнал на пспстройку в направлении опережения для приемной стороны вьгсается с выхода шесгого элемента И 31. Если же втсрс 1 й триггер 19 к моменту окончания сикпа передачи, 55 находится в слиничном сосс янин (сиг- нал "1" - на прямом вьхсдс второго триггера 19), это означает, стс 1 приемНая сторс на по фазе оперсж с . пере -32 1 О даюшую, и с выхода пятого элемента И 30 на приемную аппаратуру поступает сигнал на подстройку ее в направлении отставания.Формула и з о бр ет енияУстройство циклового фазированияаппаратуры передачи дискретной информации, содержащее последовательно соединенные делитель частоты, первый вход которого является входом первой тактовой частоты устройства, коммутатор, первый регистр, оперативный запоминающий блок и блок сравнения, выход которого подключен к информационному входу счетчика, а также сумматор и первый элемент сравнения, выход которого подключен к второму входу делителя частоты, при этом к первой и второй группам входов первого элемента сравнения подключены выходы соответственно делителя частоты и регистра памяти числа бит в цикле, входы которого соединены с входами регистра памяти синхронизации и регистра памяти числа бит между синхроимпуспьсами и являются входами начальной установки устройства, вход записи-счисывания которого соединен с дополнительным входом коммутс.эра и стервым входом оперативного эапсминающего блока, второй вход которсгс 1 является информаци .нным входом устройства, вход второй тактовой частоты которого сс едчнен с входом реги тра памяти синхрокомбинации и треть мвходом оперативного запоминающего блока, при этом выходы первого регистра и регистра памяти числа бит между синхроимпульсами подключены соответственно к первой и второй группам входов сумматора, выходы которого подключены к второй группе входов коммутатора, а выход регистра памнтн спнхрокомбинации подключен .к второму входу тлока сравнения, о т л и ч а ющ е е с я тем, что, с целью понышс - ния помехоустойчивости, введеньс второй и третий регистры, регистр памяти половины числа бит в цикле, второй элемент сравнения, первый и стторой элементы ИЛИ, первый, второГ, третий, четвертый, пятый и шестой элеменгы И, первый и второй узлы сравненлс, реверсивный счетчик, первый и вгор й триггеры, элемент задержки, лешнфра - тор 1 и сумматор по модулю два, выход2 1 б 26432 сраыцеия, Выход ксторого подкпюченк вт рому входу третьего элемента И,К тРЕВЬЕМУ ВХОДУ КотОРОГО ПОДКЛК 1 ЧЕНперчь Выхд первого узла сравнения,Второй ыход которого подключен кг рн 11 у ходу 1 ервого зпемента ИЛИ и го элемента сравнения, причем выхопь делителя частоты подклпчецы к группе 25 соответстце иннесый и рямз Выходы перогс, триг ера, а Выходы реверсивного снечик 1 подк.ючены к В.рой груп 1 Вхо;1 Второго узла Согатель Г.11 ев 1 : и; Еехреп Я,Дидык ррок,) 11 Р ь" л 1 ел акт ор Н . сил"5 ака 1 288 ираж ЗЯЗ ВНИИЕЕИ Гс.царств ногкомтета пс изобретениям .; О:;р тцям ри ГГ 11 СССР 113 5 .оскв а, Ж5, Рауск 151 наб д , 5 ПОДСОС Прои:1 водстчВо-з,зпь.кцкомбинат "Пате нт", 1,.51 . род, у 1. Га арна, 1 И 1 к к ро,д 5 ночец к 1 ср,ому Вх Пугр:1 го емецт;1 И, 1 рп тс м тх 1 П 1регис 11 11,млт сицхокбицапци соецц с 11 с Вх Вам 1 р еги.1 р 1 п мяти по - .1 ОВИ 111 11 с 1 а би 1 В пик. е, Выходы к) -5 1 О)ъ(, 1 ;1 КБЕ Ы СО Ы,1 В 11 ОтЯ Ч ЗС - оы и п.кчецы соотвс т.тец к пер - ВойВтрой группам Вхо;ог, Второго эдемета с рлнеция, выход которогоч цодключец к устаОВгчн лу Вхопу пер - 51 гэ триг ера, к Входу сброса которого, а также к ходам сброса Второго и третьег регисрОВ, перым Входам Второго 1:емента ИЛИ, пятого и шестого элементов И подкпючец зыход перОвходов третьего регистр,1, 5 х ды котсрого пздк 1 ючс 5111 В первой группЕ 1 о ОЪдов второго узла сравцеция 1 чередешиФратор к Вторым входам пятого иПЕСтОГО эЛЕ.тОВ И, ВЫХОЫ КС торЫХявляю ся Вых даи устройств, прцэтом втор й вход Всрого э. мецтаИЛИ яв:511 ся Входом ца 1 альцо 1 уста -Вовки устройства, а Выход второгоэлемета 1 ЛЕ 1 подкпючец к перому в:соду реверсного счечика, к вттром г и трет,ек, входам кт рого ч.рез 11 1- Бый 1 вт р й эдеме ы И 1 Р 1 к 1 юч е.1 управляющему входу Второго регистра,к гру пе Входов которого, а также кпервой групе входов первого узласра 1 ения подключены выходы счетчика,вгсоп сброса которого через элементзадержки соединен с первым входомделителя частть, вторыми входамиперног, Вторсго элементов И, входомерв го узла сравнения, к второйгру;пе ; ходов которого подключенаГРУПП; ВЫХОДОВ ВтОРс ГО РЕГИСРа, Ипервм Входом четвертогс эпе:ецта И,к Втр .;у входу которого годк:кченвыхоп 1 ерого элемета ИЛИ, к второ",уВходу 1 оторогс подключен выход третьего эпемецта И, а выход четвер; огоэпемента И подключен к управляющемуВходу ретьего регистра и тактирующему Входу Второго триггера, прямойВыход сзорсго подключен к третьемуВходу пятого элемента И к первомуВхо,у сум.:атора п мопуло пва, .; вто -РОМУ В".СДУ КстсР ИИНФОРМаЦИОННОМУВх"у втор го т 15 ггер. подключен прямои вьл л несвого триг. р:1, а инверс -цый выход горого триггера подключенк третьему ;ходу шестогс пемента И,