Устройство для контроля кодовых последовательностей

(91 (11) Я 1)5 ( 06 Р 11/16 ИСАНИЕ ИЗОБРЕ ИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВ У 24ударс й и венный про- кспериментанкинпром" енко, Г,Н.Т .Ф,Тюрин рорг .Хар 8)свидетельство СССРС 06 Р 11/16, 984.идетельство СССРС 06 Р 11/16, 1986 е ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЭОБРЕТЕНИЯМ, И ОТКРЫТИЯМП 1 И ГННТ СССР(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КОДОВЫХПОСЛВДОВАТВЛ 1 НОСТВЙ(57) Изобретение относится к област вычислительной техники и может быть использовано в ЭВХ и других цифровых системах с повышенной достоверностью Функционирования, Отличительной особенностью устройства является то, что оно позволяет проверять много- и- альтернативные ветвящиеся последовательности. Целью изобретения является расширение функциональных возможностей за счет контроля последователЬ- ностей с переменным периодом и дли тельностью. Поставленная цель достигается за счет введения регистра 3, блоков 5,6 сравненияраспределителя 7 импульсов, одновибратора 8 тактового генератора 9, триггеров 10, 1112, элемента 16 запрета, элементов . И 17, 8, 2 ил., 1 табл.Изобретение относится к вычислительной технике и может быть испольфовано в ЭВМ и других цифровых системах с повышенной достоверностью функционирования.Целью изобретения является расширение функциональных возможностей за счет контроля последовательностей с переменным периодом и длительностью.ьНа фиг,1 представлена функциональная Охема предлагаемого устройства;на фиг.2 - временная диаграмма его фаботы,Устройство содержит блок 1 постояннЬй памяти, счетчик 2, регистры 3 и4 блоки 5 и 6 сравнения, распределитель 7 импульсов, одновибратор 8, 20тактовый генератор 9, триггеры 10-12,селектор 13, элемент 14 запрета, элемент И 15, элемент 16 запрета, элемЕнты И 17 и 18, элемент ИЛИ 19,группу 20 задания номера контролируемОй последовательности, группу 2вХОдов контролируемых последовательнОстей,вход 22 запуска, выход 23 ошибкИ устройства, элемент НЕ 24. Блок 1пОстоянной памяти предназначен для 30хранения эталонных слов, задающихпЬтактно (для каждого изменения набора логических сигналов) значение контрОлируемой ветвящейся последовательности. Каждое слово содержит два полн и два признаковых разряда. Первоеполе (соответствует выходам 1,1)задает значение последующего адреса -ячейки памяти, в которой записано значение одного из допустимых последующих этаЛонных сигналов, при этом возбуждается признаковый разряд 1,2признак перехода на последующий адрес, Второе поле (соответствует выходам 1.3) задает значение эталоннаго сигналаа один разряд отводится для фиксирования - окончания подбора, Признаксвый разряд 1.4 окончания, контроля возбуждается по завершениюконтролируемой ветвящейся последова -тельности.Пример кодирования постоянной памяти при контроле ветвящейся последо 011 11 1 55 вательности типа 010приведен в таблице (начальный адрес последовательности 1000).Адресячейки 1,1 1,2 1,3 1,4 памяти 0010 0 0000 0 1011 0 0111 1 ОООО О 0001 1 1001 1 1100 1 1011 1 0000 0 110 г 0000 0 1000 1001 1010 1011 1100 1101 Блокпостоянной памяти можетбыть реализован, например, на стандартных интегральных микросхемах 556 РТ 4.Счетчик 2 предназначен для адресации ячейки постоянной памяти блока 1при параллельной записи в него информации с выхода селектора 13 по заднему фронту, импульса на выходе элемента И 15, а также для инкрементирования этого адреса по заднему фронту импульса на выходе элемента 14 запрета,поступающему на его счетный вход,Устройство работает следующим образом,В начале производится установка нагруппе 20 входов задания номера требуемой ветвящейся последовательности(фиг, и 2). Затем на вход 22 запускаустройства подается импульс пуска, покоторому устанавливается триггер 10в единичное состояние, Сигнал с выхо-.,да триггера 10 запускает генератор 9,который начинает формировать синхронизируюпую последовательность импульсов, При этом активируется стробирующий вход блока 6 сравнения, на первуюгруппу входов которого поступаетнабор логических сигналов с группы 21входов устройства, а на его вторую .группу вкодов поступают сигналы сгруппы выходов регистра 4, сброшенного в ноль в исходном положении по цепям, не указанным на фиг,. Вследствие этого активируется выход неравенства второго блока б сравнения, кото;рый, в свою очередь, активирует входодновибратора 8, Одновибратор 8 формирует импульс, который разрешает записьинформации в регистр 4, а также у танавливает триггер 11. Поэтому по следующему импульсу тактового генератора9 выход блока 6 сравнения не будет активирован до тех пор, пока не изменит.ся набор логических сигналов на группе 21 выходов устройства, Выход вто 5 15751рого триггера 11 активирует вход разрешения распределителя 7, который распределяет последующие импульсы с тактового генератора 9 на свои выходы7.1, 7.2 и 7,3, в порядке номеров выходов.По импульсу на выходе 7,1 распределителя активируется выход элементаИ 15; так как на его первый вход подана "1" с инверсного выхода триггера 12, обнуленного в исходном состоя".нии по цепям не указанным на фиг,1,Выход 1,2 блока 1 постоянной памятиобнулен в исходном положении, так 5как обнулен счетчик 2 по цепям, неуказанным на фиг.1, Поэтому активирован второй управляющий вход селектора 13 и информация с группы 20входов по первой группе входов селек Отора поступает на информационные входы счетчика 2, которая и записываетсяв него по заднему фронту импульса навыходе элемента И 15, Таким образом,на выходах счетчика 2 устанавливается 25адрес ячейки памяти, в котором хранится значение первого эталона. Вследствие этого на выходах 1.3 блока 1постоянной памяти устанавливается значение логических сигналов, соответствующих первому эталонному сигналу, ана выходах 1,1 - адрес ячейки памяти,в которой хранится значение следующего эталонного сигнала, при"этомустанавливается значение "1" навыходе 1.2 блока 1, Импульс на выходе7,2 распределителя 7 устанавливаеттриггер 12 в состояние "1", а такжепо входу разрешения записи заднимфронтом записывает в первый регистр 3 40информацию с выходов 1.3 блока 1, так,что на его выходах 3,1 устанавливаетсязначение логических сигналов, соответствующих первому эталонному сигналу, Блок 5 сравнения постоянно сравнивает значение реального набора логических сигналов на группе 21 входов устройства с сигналами на выходах 3,1 регистра 3, При равенстве эталонныхи реальных сигналов блок 5 сравненияформирует на своем выходе равенствасигнал "1", которая активирует первыйвход элемента И 17,Тогда по импульсу на выходе 7,3 распределителя 7 активируется второйвход элемента И 17, вследствие чего55обнуляются триггеры 11 и 12, Поэтомуснимается сигнал запуска с входа распределителя 7. При очередном измене 87 бнии набора логических сигналов на группе 21 входов устройства по очередному импульсу на выходе тактового ге" нератора 9 будет активирован выход блока 6 сравнения и аналогично описанному импульсу с выхода одновибратора 8 в регистр 4 будет записан оче" редной, набор логических сигналов с группы 21 входов устройства. Аналогична запускается распределитель 7 им" пульсов, в счетчик 2 по синхроимпульсу на выходе элемента И 15 записывается адрес следующего (второго) эталона с выходов седектора 13, так как его первый вход управления активиро" ван выходом 1;2 блока 1 постоянной памяти, а на его вторую группу входов поступает адрес следующего (второго) эталона с выходов 1,1 блока 1 постоянной памяти, Этот адрес устанавливается на адресных входах блока 1 постоянной памяти по выходам счетчика 2, Таким образом, на выходе 1.3 блокапостоянной памяти устанавливается значение очередного эталона, на выходе 1,1 - адрес ячейки памяти со значением следующего эталона, а на выходе 1,2 - значение "1", По импульсу на выходе 7.2 распределителя 7 вновь устанавливается триггер 12 и записывается в регистр 3 значение очередного эталонного сигнала с выходов 1.3 блока 1 постоянной памяти. Это новое значение эталона с выходов 3,1 регистра 3 поступает на вторую группу входов первого блока 5 сравнения, на первой группе входов которого выставлена информация,с группы 21 входов устройства с новым набором (набором 2) логических сигналов, Далее устройство работает аналогично, реагируя на любое изменение уровней логических сигналов на группе 21 входов.В случае несравнения при очередном изменении логических. сигналов на информационных входах 21 и эталонного сигнала на выходах 3.1 первого регистра 3 выход 1первой схемы 5 сравнения при очеред-,Ф ном импульсе на выходе 7,3 распределителя 7 не будет активирован, поэтому не обнулятся триггеры 11 и 12 вследствие чего активизируется второй вход элемента 14 запрета, Поэтому очередной импульс на выходе 7. распределителя, активизирующий первый вход элемента 14 запрета, активирует счетный вход счетчика 2. Таким обре 1575187зом, инкрементируется адрес блока 1и на его выхоДах 1,3 выставляется значение очередного допустимого эталонНого сигнала, который по импульсу навыходе 7,2 распределителя будет запи 5сан в регистр 3. Вновь по импульсу,на выходе 7.3 распределителя будет ак"тивирован вход элемента И 17 и, есливыход первого блока 5 сравнениявновь не активирован, следующий им-,.пульс на выходе 7,1 распределителяаналогично инкрементирует содержимоечетчика 2. Такие подборы допустимыхэталонных сигналов будут продолжаться до тех пор, пока не будет обнаружено совпадение допустимого эталонногосигнала с сигналами на группе 21 входов устройства, либо до тех пор покае будут перебраны все допустимые этаю 1 онные сигналы.Если будет обнаружено совпадение доопустимого эталонного сигнала (например, 2.) с сигналами на группе 21входов, что будет свидетельствовать 25о наличии допустимого ветвления ветвящейся последовательности, тогда поИмпульсу на выходе 7,3 распределителя 7 будет активирован второй входэлемента И 17, первый вход которогобудет активирован выходом первого блоКа 5 сравнения, Поэтому обнуляютсятриггеры 11 и 12, распределитель 7остановится, В этом случае сигналошибки не формируется,На выходах 1,1 блока 1 на любомиз шагов подбора допустимого эталоНа выставляется адрес очередногодля данной ветви (например, З,-го)эталона и соответственно активирует Ося выход 1.2Таким образом, приочередном изменении набора логических сигналов на информационныхвходах 21 устройства аналогично описанному в счетчик 2 будет записан ад1)ес очередного (например 3.1-го). эталона и так далее,Если же будет обнаружено несовпадение допустимого эталона например,3.1-го) с сигналами на группе 21 вхоДов, что характеризуется установлением на выходе 3,2 регистра 3 "1" позавершении всех подборов допустимыхэталонов (последний эталон, например,3.1), то по импульсу на выходе 7,"3с распределителя 7 вследствие того,что выход первого блока 5 сравнениянеактивирован, активируется выходэлемента И 1 б и соответственно выход 23 сигнала ошибки устройства. По первому входу активируется элемент ИЛИ19 и обнуляется триггер 10,Работа устройства прекращается.Работа. устройства также может бытьпрекращена по завершении контроля ветвящейся последовательности. В этомслучае по адресу конечного эталона,например К, активируется и выход 1.Аблока постоянной памяти, Поэтомупосле сравнения конечного наборасигналов (например, набора К) на группе 21 входов устройства с конечнымэталоном (например, эталоном К) приактивировании выхода элемента И 17будет активирован и выкод элемента И18, что также приведет к обнулениютриггера 10, В случае же несравненияи неактивирования выхода блока 5сравнения будет. аналогично описанному активирован выход 23 ошибки устройства,Формула изобретенияУстройство для контроля кодовых последовательностей, содержащее блок постоянной памяти, счетчик, первый регистр, селектор, элемент НЕ, первый элемент К и первый элемент запрета, причем выход первого элемента запрета соединен со счетным входом счетчика, выход признака перехода адреса блока постоянной памяти соединен с первым управляющим входом селектора и с входом элемента НЕ, выход которого соединен с вторым управляющим входом селектора, вторая группа информационных входов которого является группой входов задания номера контролируемой последовательности устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет контроля последовательносФЪй с переменным периодом и длительностью, в устройство введены второй регистр, два блока сравнения, три триггера, тактовый генератор, распределитель импульсов, одновибратор, второй и третий элементы И, второй элемент запрета и элемент ИЛИ, причем первая группа информационных входов первого блока сравнения соединена с первой группой информационных входов второго блока сравнения, с группой информационных входов первого регистра и является группой входов контролируемых последовательностей устрой"ства, вторая группа информационных входов первого блока сравнения соединена с группой выходов второго регистра, выход которого соединен с первым информационным входом второго элемента запрета, управляющий вход которого соединен с первым входом, второго элемента И и с выходом равенства первого блока сравнения, второй информационный вход второго элемента запрета соединен с вторым входом второго элемента И и с первым выходом распределителя импульсов, выход второго элемента запрета соединен с первым входом элемента ИЛИ и является выходом ошибки устройства, выход второго элемента И соединен с входом сброса в ноль первого триггера, с вхо-. дом сброса в ноль второго триггера и 20 с первым входом третьего элемента И, второй вход которого соединен с выходом признака окончания контроля блока постоянной памяти, выход третьего элемента И соединен с вторым входом 25 элемента ИЛИ, выход которого соединен с синхровходом и К-входом третьего триггера, вход установки в которого, является входом запуска устройства, выход третьего триггера соеди нен с входом запуска тактового генератора, выход которого соединен со стробирующим входом второго блока сравнения и с тактовым входом распределителя импульсов, инверсный выходпервого триггера соединен с первымвходом первого элемента И и с управляющим входом первого элемента запрета,выход первого элемента И соединен свходом разрешения записи счетчика,второй выход распределителя импульсовсоединен с синхровходом и К-входомпервого триггера и с входом разрешения записи второго регистра, третийвыход распределителя импульсов соединен с вторым входом первого элемента И и с информационным входом первого элемента запрета, вторая группа информационных входов второго блока сравнения соединена с группойвыходов первого регистра, выход неравенства второго блока сравнения соединен с входом одновибратора, выходкоторого соединен с синхровходом и1-входом второго триггера и с входомразрешения записи первого регистра,выход второго триггера соединен с вхо"дом запуска распределителя импульсов,группа выходов последующего адресаблока постоянной памяти соединена спервой группой информационных входовселектора, группа входов эталонныхсигналов блока постоянной памяти соединена с группой информационных вхо;дов второго регистра.1575187 14 Составитель К.ТороповаСереда:. Техред Л. Сердокова Корректор С.Д 1 Редакто П ис тениям и о ская наб.,ие е апИ Ироизводственно-издательский комбинат Патент , г. Ужгород, ул. Гагарина, О Заказ 1785 ВЙИИПИ Госу Тираж 572 рственного комитета по из 113035, Москва, Ж, ытиям при ГКНТ СЧСР 4/5