Устройство распределения сигналов управления комплектами для узлов коммутации с программным управлением

ИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ п ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Ленинградский электротехнический институт связи им. роф.М.А. Бонч-Бруевича(56) Регрйега 1 Эш 1 сез Гог гЬеПп 1 ша 1 4080 - РАВ Н.0. 81 еЬе 1Е 1 е 1 ггдса 1 Сопппип 1 саоп, 1980,ч, 53, Р 1, р. 57-62.Патент ФРГ У 2813291,кл. Н 04 Я 3/54, 1976.(54)(57) УСТРОЙСТВО РАСПРЕДЕЛЕНИЯСИГНАЛОВ УПРАВЛЕНИЯ КОМПЛЕКТАМИ ДЛЯУЗЛОВ КОММУТАЦИИ С ПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащее последовательно соединенные блок сопряжения, регистр информации и блок управляющейпамяти, выходы которого соединены ссоответствующими первыми входамипервого блока элементов И, выходыкоторого подключены к первому входублока сравнения, выход которого соединен с входом блока сопряжения, второй выход которого соединен с входомрегистра адреса, выход которого подключен к входу дешифратора, а второй вход блока сравнения соединен спервым выходом блока сопряжения,причем адресные входы блока управляющей памяти соединены с входамипервого блока задержки, выходы кото 801164904 А рого подключены к вторым входам первого блока элементов И, о т л и ч аю щ е е с я тем, что, с целью повышения точности распределения, в него введены второй, третий и четвертый блоки элементов И, первый и второй блоки триггеров, второй и третий блоки элементов задержки, входы которых подключены к выходам второго блока триггеров и к первым входам второго блока элементов И, вторые входы которого соединены с выходами блока управляющей памяти, адресные входы которого подключены к выходам второго блока элементов задержки, входы которого соединены с выходами дешифратора, установочными входами первого блока триггеров и первьвчи входами третьего блока элементов И, вторые входы которого объединены и соединены с вторым выходом блока сравнения, а выходы третьего блока элементов И соединены с соответству ффффф щими входами сброса первого блока Юай триггеров и установочными входами ФЬ второго блока триггеров, входы сбро- афЬ са которого подключены к соответст- (,ф вующим выходам четвертого блока Ю элементов И, первые входы которогосоединены с соответствующими выходами, первого блока триггеров, а вторые входы четвертого блока элементов И соединены с соответствующими выходами третьего блока элементов задержки.Изобретение относится к электросвязи и может быть использовано вэлектронных узлах коммутации с программным управлением.Целью изобретения является пбвыше ние точности распределенияНа фиг. 1 приведена структурная схема устройства распределения сигналов управления комплектами для узлов коммутации с программным управлением;10 на фиг.2 - функциональная схема первого блока элементов И.Устройство содержит блок 1 сопряжения, регистр 2 адреса, дешифратор 3, блок 4 управляющей памяти, регистр 15 5 информации, первый блок 6 элементов задержки, первый блок 7 элементов И, блок 8 сравнения, второй блок 9 элементов И, второй блок 10 элементов задержки, третий блок 11 элементов И,20 первый блок 12 триггеров, четвертый блок 13 элементов И, второй блок 14 триггеров, третий блок 15 элементов задержки.Первый блок 7 элементов И (фиг.2) 25 содержит п групп по 1 элементов И, в каждой группе, где п - число .ячеек памяти блока 4 управляющей памятия Е - количество разрядов в каждой ячейке. 30Устройство работает следующим образом.По адресным и информационным шинам из устройства управления (не показано) в блок 1 сопряжения поступает команда, содержащая информационную и адресную части. Адресная часть поступает в регистр 2 адреса. Она определяет адрес ячейки блока 4 управляющей памяти, управляющей работой 40 комплекта, которому адресована данная информация, содержащаяся в информационной части команды.После дешифрации адреса на одном из выходов дешифратора 3 появляется сигнал, который через второй блок 10 элементов задержки поступает на адресный вход блока 4 управляющей памяти и управляет записью в соответствующую ячейку информации, содержащейся в регистре 5 информации.Далее возможны два случая работы устройства.Первый случай характеризуется тем,что запись информации по данному адресу происходит первый раз по отношению к исходному состоянию всего устройства. При этом в исходном состоянии соответствующий триггер второго блока 14 триггеров (например 14), находится в состоянии О, т.е, с его выхода на соответствующий второй вход элемента И второго блока 9 элементов И поступает запрещающий сигнал, который блокирует информацию из соответствующей ячейки блока 4 управляющей памяти в управляемый комплект. Записанная в этой ячейке информация поступает через одну из п схем И первого блока 7 элементов И, открытую через первый блок 6 элементов задержки в блок 8 сравнения, где сравнивается с информацией, поступающей на второй вход блока 8 сравнения иэ блока 1 сопряжения.При обнаружении ошибки блок сравнения 8 вырабатывает на выходе, связанном с блоком 1 сопряжения, соответствующий сигнал, которыи передается в устройство управления. Если блок 8 сравнения не обнаруживает ошибки, то на его втором выходе появляется разрешающий сигнал, который в сочетании с соответствующим сигналом с выхода дешифратора 3 (в рассматриваемом примере с выхода 1), вызывает переключение в единичное состояние триггера второго блока 14 триггеров через соответствующий элемент третьего блока 11 элементов И. Выходной сигнал триггера открывает соответствующий поступающему адресу один из элементов И второго блока 9 элементов И. Управляющая информация из соответствующей ячейки блока 4 оказывается подключенной к входу комплекта. Устройство управления, не получив сигнала об ошибке в течение сеанса обмена, переходит к выдаче следующей команды.Второй случай характеризуется тем, что информация записывается по адресу, по которому уже осуществляется выдача управляющей информации. Устройство в этом случае работает следующим образом.После дешифрации адреса на первом выходе дешифратора 3 появляется единичный сигнал. Этот сигнал поступает на установочный вход соответствующего триггера первого блока 12 триггеров, единичный выходной сигнал которого стробирует соответствующий элемент И четвертого блока 13 элементов И, на втором входе которого уже имеется единичный сигнал с выхода1164904 5 Управляющая информация начинаетпоступать в соответствующий комплект и присутствует там до приходаочередной команды по данному адресу. второго блока 14 триггеров через третий блок 15 элементов задержки. Данный элемент И открывается и сбрасыват соответствующий триггер второго блока 14 триггеров, который закрывает 5 выходной элемент И второго блока 9 элементов И.Сигнал с дешифратора 3 через второй блок 10 элементов задержки (задержка необходима для выполнения .О вышеуказанных операций) поступает на адресные входы блока 4 управляющей памяти и разрешает запись управляющей информации в соответствующую принятому адресу ячейку. Элемент И второго блока 9 элементов И, соответствующий этому адресу, уже закрыт, и управляющая информация, пока она не проверена, не пройдет в комплект. Записанная в блок 4 информация сравнивается с принятой в блоке 8 сравнения. Если ошибки нет, то на втором выходе блока 8 сравнения появляется разрешающий сигнал, который в сочетании с сигналом с соответствующего выхода дешифратора 3 разрешает работу одного из элементов И третьего блока 11 элементов И, устанавливает триггер второго блока 14 триггеров в единичное состояние и открывает соответствующий элемент И второго блока 9 элементов И.1164904 йю медки Ю Составитель В. Паницкийедактор И. Рыбченко Техред С.Мигунова орректор А. Обруча исно филиал ППП "Патент", г, Ужгород, ул. Проектная аказ 5060 Тираж 659 ВНИИПИ Государственно по делам изобретен 113035, Москва, Ж, комитета СССР и открытий ушская наб., д. 4/