Цифровой фазовый дискриминатор

Изобретение относится к измерительной технике и может быть использовано в устройствах фазовой автоподстройки частоты при синхронизации си 5 стем связи.Цель изобретения - повышение точности детектирования.На фиг, 1 приведена электрическая структурная схема цифрового фазового дискриминатора; на фиг,2 - блок-схема алгоритма его работы; на фиг,3 - электрическая структурная схема входного оммутатора; на фиг.4 - временные диаграммы, поясняющие его работу; на фиг.5 - электрическая структурная схема релейно-фазового детектора; на фиг.б - электрическая структурная схема блока управления режимами.Цифровой фазовый дискриминатор (ЦФД) содержит входной коммутатор 1, первый делитель ча.тоты с переменным коэффициентом деления (ДПКД) 2, релейно-фазовый детектор (РФД) 3, второй ДПКД 4, блок 5 управления режимами и вычислитель б.Входной коммутатор 1 содержит первый - третий инверторы 7 - 9, первый 10 и второй 11 Э-триггеры первый 12 и второй 13 элементы ИЛИ и элемент И 14.Релейно-Фазовый детектор 3 содержит десять элементов И-НЕ 15 - 24 и четыре инвертора 25-28.Блок 5 содержит КБ-триггер 29 и 0-триггер 30.Цифровой фазовый дискриминатор работает следуюцим образом.Цифровой фазовый дискриминатор изменяет фазовый угол между опорным 0и измеряемым 11 эсигналами при помощи дополнительного сигнала Пдолпричем частоты опорного и измеряемого сигналов должны быть равны.Пусть Г и Т - соответственно ча 45 стота и период опорного и измеряемого сигналов; Х и Т - соответственно частота и период дополнительного сигнала; Г - наибольший общин делительРчисел Г и Г а Я.=- ---- так на2зываемьй квант, величина, имеющая размерность времени, которая определяет потенциальную точность измерения фазового угла. Уравнение55шТ,-шТ =Кй (1)где К - известное, ш 1 и ш 2 - неизвестные целые числа, во всех случаях разрешимо, причем существует регулярный алгоритм решения.Из уравнения (1) следует, что есличастоту опорного сигнала разделить наша частоту дополнительного сигналаразделить на ш г то за один периодподеленныхсигналов расстояние вовремени между их значацими моментамиизменится на величину КЯ,Процесс измерений организуется поалгоритму (фиг.2). В каждый моментвремени взаимодействуют два из трехвходных сигналов; либо О, и 0,либо 11 я и 0, . Каждое из этих взаимодействий происходит последовательно вдвух режимах деления ДПКД. Первый режим деления характеризуется коэффициентами деления первого ДПКД 2 и второго ДПКД 4, равными соответственноЙ о, и с 1, , а второй режим делениясоответственно й и и с 1,2 . Таким образом, ЦФД в процессе измерения проходит последовательно через четыре состояния (фиг.2), характеризуемые взаимодействуюц 1 ими сигналами и режимомделения, Переход от одного состоянияк другому происходит под воздействием изменения выходных сигналов РФД 3.Измерение начинается со значащегомомента дополнительного сигнала, т.е.первым состоянием ЦФД согласно фиг.2является состояние отставания входного сигнала, который выбирается входным коммутатором 1 по команде блока 5,Кроме того, блок дает команду установить первый режим деления ий Т - Й Т = - МК Й ( Оо 1 1 огт.е. с каждым периодом "поделенных сигналов опережение сигнала с периодом й 2 Т г уменьшается на величину КЯ РФДЗ обнаруживает какой из значащих моментов входных сигналов наступает раньшеили являются ли импульсы ТИг. опережающими или отстающими.Когда РФД 3 первый раз после выдачи сигнала ОП дает команду ОТ, блок 5 выдает на первый ДПКД 2 и второй ДПКД 4 сигналы изменения коэффициентов деления, ДФД переходит во второй режим деления, причемд 1 Т- ЙТ 2 = КЙ ) 0т,е. с каждым периодом поделенных сигналов отставание сигнала с периодом Й 12 Т 2 уменьшается на величину Кй.КОгда РФД 3 снова зафиксирует состояние опережения, значащие моменты1569940 опорного и дополительного сигналов оказываются сфазированными с точностью до КЯ,Кроме того, в этот момент блок 5 дает входному селектору команду пропускать измеряемый сигнал и организует далее последовательно первый и второй режимы деления.Пусть далее при взаимодействии измеряемого и дополнительного сигналов первый режим деления имеет длительность т периодов поделенных" сигналов, а второй режим деления - и периодов поделенньгх сигналов. Следовательно, в момент фазирования опорного и дополнительного сигналов измеряемый сигнал отставал от дополнительного на время, равное (М и-и) КЯ (с точностью до К Я ). Эта величина равна фазовому углу между опорным и измеряелым сигналами. Начиная с момента переключениявходного коммутатора 1 "поделенные"импульсы ТИ с выхода второго ДПКД 4подаются на вычислитель 6 (фиг.1).Причем вычислитель 6 представляет собойдва последовательно включенных реверсивных счетчика, первый из которыхимеет коэффициент пересчета М а разрывность второго определяется требуемой разрядностью выходного сигнала,В первом режиме деления блок 5 подает команду на счет вычислителя 6 внаправлении суммироВания, причем импульсы ТИ подаются на счетный входвторого счетчика, входящего в составвычислителя 6, А во втором режиме деления блок 5 дает команду на счет внаправлении вычитания, причем импульсы ТИ подаются в этом случае на счетный вход первого счетчика, а второйсчетчик подключается последовательнос первым,6Задача входного коммутатора 1(фиг.З) - обеспечить переключениевхода первого ДПКД 2 от входа У, навход Би обратно при изменении значения сигнала на втором выходе блока5, поступающего на управляющий входвходного коммутатора 1, Причел припостроении входного коммутатора 1 10следует выполнить два требования: вопервых, переключение производится таким образом, что автоматически возникает режим опережения, во-вторых, длясчетчика, который является элементовпервого ДПКД, последний перед переключением значащий момент, пропускаемого прежде сигнала должен быть первым значащим моментом в режимеустанавливаемом после переключения.20 Пусть первый ДПКД 2 работает по отрицательному перепаду сигнала.На фиг.4 а изображены времсннье диаграммы работы входного коммутатора 1при переключении с опорного на изме ряемый сигнал, т,е. при положительном перепаде на втором выходе блока 5.Положительный перепад возникает черезвремя равное задержке элементов схемы ЦФД, После фиксации опережения 30 РФД 3 (фиг.1) и сразу сбрасывает внуль второй 1)-трггер 11 (фиг.З).Единица, вознкаощая на его инверсном выходе, закрывает второй элементИЛИ 13, тем самым завершается последний импульс прежнего режима взаимо действия на входе второго ДПКД 2 (диаграммы в, с 1, У на фиг.4 а). Крометого, положительньп перепад на втором выходе блока 5 убирает блокировку первого Р-трггера 10 (фиг.З) иобеспечивает единицу наего информационном входе. Чтобы выполнить второетребование к работе входного коммутатора 1, измеряемый сигнал следует начать пропускать после значащего момента опорного сигнала, следующегоТаким образом, к концу второго режима деление при взаимодействии измеряемого и дополнительного сигналов (момент выдачи РФД 3 сигнала опережения) на выходах вычислителя 6 формируется код, выражающий информацию о фазовом угле между опорным и измеряемым сигналами в единицах К й,Далее цифровой фазовый дискриминатор возвращается к начальному состоянию "1" (фиг.2).Рассмотрим работу отдельных блоков Ц 1 Д. за тем его значацим моментом, который обусловил выдачу блоком 5 положительного перепада на втором выходе. Это решается путем подачи инверсного сигнала Бна вход синхронизации первого П-триггера О, в результате чего, если предьдущий значащий момент 11 лишь подготовилэтот триггер,то установит его как раз следующий значащий момент. Далее элементы Ю 1 И 12 и И 14 могут пропустить сигнал У, . Носи зм ле переключения режим опережения автоматически обеспечивается при коэф 15 б 9940фициснте деления первого ДПКД 2, боль 111 ЕМ Ппук.Иа фиг.4 б,изображены аналогичныевременные диаграммы процесса переключения с П, на П, обусловленного приходом отрицательного перепада сигнала на втором выходе блока 5.Первый 2 и второй 4 ДПКД (фиг,1) являют 1.я с 1 яндартньми устройствами. РФД (фиг.5) является устройством с двумя входами, на которые поступают сравниваемые сигналы ТИ и ТИ , и с ,Ьвум 11 выходами ОТ и ОП, причем на выХоде ОТ имеется инвертированный .сигНал ТИ, в режиме отставания сигнала И, 11;.т 11 ни 11 Я в режиме опережения сигНала ТИ а 11 Я выходе ОП в этих режимах:- соответственно единица и ипВсртировс 1 нпы сигнЯ 11,ТИ,г. ООс, в .Овпь 1 о 1 элементом РФД 3 является В.В-тэигге 1 э,: соб 1 эа 11 ный с цслью повь 1- 111.о-.;,Пт о у-.,стВИТРЛ 11 ОСТИ Р 11 Я 3 На ЭПЕМЕНтак ИЕ 15 И 16 ало".)о ЗТОТ триггер на одном выходе вь 1 пеляет ин Верт 11 рованньгй опережающий сигнал, а ня другом - инвертированный сигналвременного рассогласования входных СИГНЯЛОПо ОСТЯЛЬНЫЕ ЗЛЕМЕНТЫ СХЕМЫВВЕДЕНЫ С 11 ЕЭ 1 ЬЮ О Р 1 ЯНИЗЯЦИН ВЫХОДОВ ",ло.20 РфД 3 Обладающих 01.исанными своиСтвямиоБлох 5 собган на двух стандартных 1 э-т 1 эн 1 герах с вхоцами установки, сиг 35 нал ОТ переводит первый триггер 29 ва СИ 1 НЯЛ О 11 В 0ТоРо ПСЭВОМУЯС,В режиму д еп ения соответствуетО на выходе этого триггера, а второму р ежиму -1о Второй В.Трнгг е р 3 0 охв а- ч ен обратной связ ью и поэтому представляет собой дРН 1 тель на 2, Это позволяет ему управлять входным коммутатором 1 и вьг 1 ислителем б,4511 э О 1 э и 1 л а и з О б р е 1 ф е н 11 Я1, Цифровой фазовый дискриминатор содержащий последовательно соединенные первый делитель частоты с перемен 5 О ным коэффициентом деления, фазовый детектотэ и блок управления режимами, второй вход которого соединен с вторым выходом фазового детектора, а также вьп 1 ислитель и второй делитель час 55 тоты с пеэеменным коэффициентом деле,ния, выход которого соединен с вторым входом фазового детектора, а управляющий вход соединен с управляющим входом первого делителя частоты с переменным коэффициентом деления и первым выходом блока управления режимами, второй выход которого соединен с входом сброса вычислителя, выход которого является выходом цифрового фазового дискриминатора, входом дополпительного сигнала которого является вход второго депителя частоты с переменным коэффициентом деления, о тл и ч а 1 о щ и й с я тем, что, с целью повы 1 цения точности детектирования, введен входной коммутатор, пер- вый и второй входы которого являются входами опорного и измеряемого сигналя цифрового фазового дискриминатора соответственно, причем вход первого делителя частоты с переменным козА- фициентом деления соединен с выходом входного коммутатора, управляющий вход которого соединен с вторьп 1 выходом блока управления режимами, первый выход которого соединен с управляющим входом вычислителя, счетный вход которого соединен с выходом второго делителя частоты с переменным коэффициентом деления, при этом блок управления режимами состоит из КБ- триггера, Б и Е-входы которого являются соответственно первым и втдрь 1 м входами блока управления режимами, вторым выходом которого является прямой выход Ю-триггера инверсный вы-, ход которого подключен к С-входу В- триггера, Б-вход которого подключен к его инверсному выходу, прямой выход 0-триггера является первым выходом блока управления режимами.2, Дискриминатор по и.1, о т л ич а и щ и й с я тем, что входной коммутатор содержит элемент И, выход которого является выходом входного коммутатора, первый и второй элементы ИЛИ, выходы которых соединены с первым и вторым входами элемента И соответственно, первый и второй П-триггеры, первый, второй и третий инверторы, вход первого из которых является входом опорного сигнала цифрового фазового дискриминатора и соединен с первым входом второго элемента ИПИ, вход второго инвертора является входом измеряемого сигнала цифрового фазового дискриминатора и соединен первым входом первого элемента ИЛИ второй вход которого соединен с инверсным выходом первого 0-триггера синхронизирующий,вход которого соеди 1569940 Онен с выходом первого инвертора, а информационный вход первого В-триггера, соединенный с его входом сброса, является управлянцим входом входного5 коммутатора и соединен с входом третьего инвертора, выход которого соединен с информационным входом и входомсброса второго 1)-триггера, синхронизирующий вход и инверсный выход которого соединены с выходом второгоинвертара и вторым входом второго элемента И 11 И соответственно.15 б 9940 Фиг.Составитель С.Иузычук Редактор Н,Лазаренко Техред М.Ходанич Рректор С,Черни Тираж 658 аказ 14 Гасу твенно 11303 комитета по изобрМосква, Ж"35, Раув изводственно-издательский комбинат "Патент", г. Ужгород Гагарина, 1 Уад Р Юи Иихф Подписноеениям и открытиям при Г кая наб., д, 4/5