Множительно-делительное устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК А 1 1)5 С 06 С 7/1 БРЕ ПИСА ВТОРСНОМУ СВ ТЕЛЬСТВ ьное устроиике и вычисля реализации помножителсигналами огари о-дел еск алгоритму ераций спостоянния являетчет компен й объемнымбаэ логательных напряж оп ния ного тока. Целся повышение тсеции ошибки,сопротивлением ю изобре ности эа овле тте фиИГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРУТИЯМПРИ ГННТ СССР(71) Томский политехнический институт им. С,М.Кирова(56) Авторское свидетельство ССС У 613333, кл. С 06 С 7/161, 1976.Авторское свидетельство СССР У 1282163, кл. С 06 С 7/6, 1985. (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙ СТВО(57) Множительио-делит ство относится к автом тельной технике и служ ЯО 15 3426 Рифмирующих транзисторов. Иножительно-делительное устройство выполнено на первом 1, втором 2, третьем 3 и четвертом 4 операционных усилителях (ОУ), первом 13, втором 14 и третьем 15 логарифмирующих транзисторах (ЛТ) и первом антилогарифмирующем 16 транзисторе и первом 6, втором 7, третьем 8, четвертом 9 масштабных резисторах и первом 21, втором 22 и третьем. 23 токоограничительных резисторах, Для компенсации укаэанной ошибкн база. третьего ЛТ 15 соединена через компенсирующий резистор 12 с шиной нулевого потенциала, через который зада. ется ток, пропорциональный компенсируемой ошибке и формируемый с гомощью второго 17, третьего 18, четвертого 19 к пятого 20 антилогарифмирующих транзисторов и токового инвертора, выполненного на пятом ОУ 5 и пятом 10 и шестом 11 масштабных резисторах, 3 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано в аначоговых вычислительных машинах для реализации выражений вида:Ру- ХУ где Х,У,Е - входные сигналы в виденапряжения постоянноготока.Цель изобретения " повышение точности.На фиг, 1 изображена функциональная схема предлагаемого множительноделительного устройства; на фиг. 2и 3 - то же, второй и третий варианты.Множительно-делительное устройство 20. . 35Потенциала,В схеме третьего варианта устройства (фиг, 3) позициями 17-20 обознаены седьмой-десятый масштабные резисторы,В множительно-делительном устройстве по фиг. 1 инвертирующие входыоперационных усилителей 1-5 соединеКы с первыми выводами соответственномасштабных резисторов 6-10 и с кол 4 ъЛекторами соответственно логарифмирующих 13-15 и актилогарифмирующих 16и 20 транзисторов. Вторые выводы масШтабных резисторов 6-8 являютсясоответственно входами 24-26 сигнала 50делимого, сигнала-сомножителя и сигнала-делителя 26 устройства соответственно. Эмиттеры логарифмирующего 13и антилогарифмирующего 19 транзисторов, а также базы логарифмирующего14 и антилогарифмируппцего 18 транзис 5торов соединены через токоограничительный резистор 21 с выходом операционного усилителя 1. Эмиттеры логарифмирующего 14, антилогарифмирующих б, 18 и 20 транзисторов через токоограничительньщ резистор 22 соединены с выходом операционного усилителя 2. Эмиттеры логарифмирующего 15 и антилогарифиирующего 17, а также базы антилогарифмирующих транзисторов 16 и 20 транзисторов через токо- ограничительный резистор 23 соединены с выходом операционного усилителя 3. Выходом 27 устройства является выход четвертого операционного усилителя 4, в обратную связь которого включен масштабный резистор 9, К инвертирующему входу операционного усилителя 5 подключены коллекторы 19 и и пятого 20 антилогарифмирующих транзисторов и первый вывод масштабного резистора 10, База логарифмирующего транзистора 15 соединена с неинвертирующим входом операционного усилителя 5, коллекторами антилогарифмирующих транзисторов 19 и 18, первыми выводами масштабного 1 1 и компенсирующего 12 резисторов. Вторые выводы масштабных резисторов 10 и 11 подключены к выходу операционного усилителя 5. Второй вывод компенсирующего резистора 12, а также базы логарифмирующего 13 и антилогарифмирующего 19 транзисторов соединены с шиной нулевого потенциала 28.В схеме предлагаемого устройства по второму варианту в отличие от первого, базы логарифмирующего 13 и антилогарифмирующего 19 транзисторов соединены с первыми выводами масштабного 11 и компенсирующего 2 резисторов, неинвертирующим входом операционного усилителя 5 и коллекторами антилогарифмирующих усилителей 17 и 20 коллекторы антилогарифмирующих транзисторов 19 и 8 соединены с инвертирующим входом операционного усилителя 5 и первым выводом масштабного резистора 1 О, а базы логарифмирующего 15 и антилогарнфмирующего 17 транзчсторов подключены к шине 28 нулевого потенциалаВ схеме третьего варианта устройства, в отличие от первого, исключены второй, третий, четвертый и пятый антилогарифмирующие транзисторы, а их функции выполняют седьмой 17, восьмой 18, девятый 19 и десятый 20 масштабные резисторы. Первые выводы 18 масштабных резисторов 17 и 18 соединены с инвертирующим входом операци(5) 55 5 15434 онного усилителя 5, а первые выводы 20 масштабных резисторов 19 и 20 соединены с базой логарифмирующего транзистора 15. Вторые выводы масштабных резисторов 17-20 соединены соответст 5 венно с входом 24 сигнала-делимого, сигнала-сомножителя 25 и сигнала- делителя 26 и выходом 27 устройства.Предлагаемое устройство работает следующим образом.Во всех трех вариантах операционные усилители 1-4, логарифмирующие 13-5 и антилогарифмирующий 16 транзисторы, второй 7, третий 8, четвертый 9, первый 21; второй 22 и третий 23 токобграничительные 6-9, 21-23 и компенсирующий 12 резисторы образуют одноквадратный логарифмический вычислитель, реализующий выражение вида 20 (1) с однополярными входными сигналами (положительными в случае использования п-р-п-транзисторов).В первом варианте устройства(фиг. 1) для компенсации ошибки, обу словленной объемными сопротивлениями баз и эмиттеров логарифмирующих и антилогарифмирующего транзисторов, база третьего логарифмирующего транзистора 15 соединена с Миной 28 ну левого потенциала через компенсирующий резистор 12 величиной Р, через который с помощью остальных элементов схемы задается ток Е, пропорциональный напряжению огибки, приведенной 335 к логарифмической стороне. Первый операционный усилитель 1 по цепи: токоограничительный резистор 21, переход эмиттер - база первого логарифмирующего транзистора 13 задает ток коллектора 1, пропорциональный напряжению на входе 24 сигнала- делимого. При этом напряжение на переходе база-эмиттер первого логарифмирующего транзистора 15 равно логарифму сигнала с входа 24. Второй операционный усилитель 2 по цепи: токо-, ограничительный резистор 22, переход эмиттер - база второго логарифмирующего транзистора 14 задает ток коллектора последнего 1 , пропорциональУФный сигналу-сомножителю с входа 26. При этом на эмиттере первого антилогарифмирующего транзистора 16 формируются сигнал1 п - +с 1 п - +1 г +1 г (2) 1 т 1 т: 1 " " У Уф о. о26 6 .где у =0,026 В " температурный потен"циал;1 - тепловой ток эмиттерньж пеореходов транзисторов.Операционный усилитель 3 через токоограничительный резистор 23, переход эмиттер - база логарифмирующего транзистора 15 устанавливает коллекторный ток последнего 1 пропорциональным напряжению на входе 27 сигнала-делителя. Напряжение на эмиттерном переходе первого антилогарифмирующего транзистора 16 с учетом падения напряжения на его объемном сопротивлении базы и эмиттера и тока 1через компенсирующий резистор 12: 1 р 1 х 1 ч ч 1 п - +1 г1 п -- +1 г + т 1 Г Е1, 1 х х 11 г ток антилогарифмирующеготранзистора 16,Поскольку все транзисторы схемы идентичны и тепловые токи их эмиттерных переходов равны, то напряжение на выходе 27 устройства пропорционально току Как видно, погрешность преобразования носит мультипликативный характер, причем величина подлежащего компенсации напряжения в числителе экспоненты обычно не превосходит 1 м В, что соответствует относительной ошибке преобразования 42.Операционный усилитель 5, масштабные резисторы 10 и 1 образуют схему токового инвертора, коэффициент передачи которого определяется отношением указанных масштабных резисторов, При равенстве масштабных резисторов 10 и 11 и в силу идентичности параметров и режимов логарифмирующего 3 и антилогарифмирующего 19 транзисторов, а также логарифмирующего 14 и антилогарифмирующего 18 транзисторов выходной ток токового инвертора (ток через шестой масштабный резистор) равен В силу идентичности параметров и режимов логарифмирующего 15 и антилогарифмирующего 17 транзисторов, а также антилогарифмирующих транзисто 1543426ров 16 и 20, обеспечивающей равенство их коллекторных токов полный ток кОмпенсации 1, протекающий через компенсирующий резистор 12:(6) Е 1+ э-Е-Т Предполагая, что объемные сопротйвления баз и эмиттеров транзисторов схемы равны выбор равной им 1 Овеличины компенсирующего резистораР обеспечивает в соответствии с (4)независимость выходного сигналаустройства от учитываемых источниковпогрешности. 15В схеме второго варианта выполне 1 ния предлагаемого преобразователя,приведенной на фиг. 2, коррекция рассматриваемой ошибки осуществляетсяпо базе первого логарифмирующего 20транзистора 13, соединенного черезкомпенсирующий транзистор 12 с шиной28 нулевого потенциала. К базе этоготранзистора подключены коллекторыаитилогарифмирующих транзисторов 17 25и 20, копирующих коллекторный ток соответственно логарифмирующего 15 иаЦтилогарифмирующего 16 транзисторбв, а также выход токового инвертора, выполненного на масштабных резистдрах 10 и 11 и операционном усилителе 5. Входной ток токового инвертора. пропорционален сумме коллекторнь 1 х токов логарифмирующих транзисторов 13 и 14 и формируется соответственно антилогарифмирувщими 19 и 18т анзисторами. При тех же условиях,ч и у первого варианта устройства,ток, протекающии через компенсируюпий резистор 12, определяется выращением (6), но противоположен позйаку, что обеспечивает компенсациюпогрешности устройства, обусловленной объемными сопротивлениями бази эмиттеров логарифмирувщих элементов,Третий вариант устройства (фиг.3)эквивалентен первому варианту поместу введения компенсирующего сигнала - база логарифмирувщего транэнстора 15, но отличается от него способомформирования этого сигнала. В рассматриваемом варианте этой цели служатмасштабные резисторы 17-20. Компенснрующий ток 1, задаваемый в компенсирующий резистор 12, практически точно описывается выражением (6), поскольку величина компенсируемой ошибкн, призаденной к логарифмической стороне, н, соответственно, потенциалы базы третьего логарифмирующего транзистора 15 и инвертирующего входа операционного усилителя 5 обычно не превышают 1 мВ.Третий вариант устройства требует для своей реализации меньшее количество идентичных транзисторов. Первый и второй варианты целесообразно использовать для построения четырех- квадратных множительно-делительных устройств.Формула изобретенияМножительно-делительное устройство, содержащее первый, второй, третий, четвертый и пятый операционные усилители, инвертирующие входы которых соединены с первыми выводами соответ-ственно первого, второго, третьего, четвертого и пятого масштабных резисторов и коллекторами соответственно первого, второго, третьего логарифмирующих и первого и второго антилогарифмирующих транзисторов, шестой масштабный резистор и третий аитилогарифмирующий транзистор, второй вывод третьего масштабного резистора является входом сигнала-делителя устройства, второй вывод четвертого масштабного резистора соединен с выходом четвертого операционного усилителя, эмиттеры первого логарифмирующего и четвертого антилогарифмирующего транзисторов через первый токоограничительный резистор соединены с выходом первого операционного усилителя, эмиттеры второго логарифмирующего и первого антилогарифмирувщего транзисторов через второй токоограничительный резистор соединены с выходом второго операционного усилителя, эмиттеры третьего логарифмирувЮего и второго антилогарифмирунщего транзисторов через третий токо" ограничительный резистор соединены с выходом третьего операционного усилителя, базы первого и пятого антилогарифмирующих транзисторов объединены, база третьего логарифмирующего транзистора соединена с первым выводом компенсирующего резистора, второй вывод которого, а также базы первого логарифмирувщего и четвертого антилогарифмирующего транзисторов подключены к шине нулевого потенциала, о т л н ч а ю щ е е с я тем,154что, с целью повышения точности, эмиттеры второго логарифмирующего и третьего антилогарифмируюшего транзисторов объединены, а их базы под" ключены к эмиттеру первого логарифмирующего транзистора, эмиттеры первого и пятого антилогарифмирующих транзисторов объединены, а их базы подключены к эмиттеру третьего логарифмирующего транзистора, база третьего логарифмирующего транзистора соединена с базой второго антилогарифмирующего; коллекторами третьего и четвертого антилогарифмирующих транзисторов, первым выводом шестого масштабного резистора и неинверти 3426 1 Орующим входом пятого операционногоусилителя, выход которого подключенк вторым выводам пятого и шестогомасштабных резисторов, коллектор пятого антилогарифмирун 1 щего транзистора соединен с инвертирующим входомпятого операционного усилителя, база первого логарифмирующего транзистора подключена к шине нулевого потенциала, вторые выводы первого ивторого масштабных резисторов являются соответственно входами сигналаделимого и сигнала-сомножителя устройства, а выход четвертого операци"онного усилителя является выходомустройства.1543426 Гирня РедактоУ роизводственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина ЗаказВНИИИИ Составитель Н.Зайцев олинская Техред М.Дидык Коррект2 Тираж 556 Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб д. 4/5